Problem bei SLV -> Singed

[Till (Gast)]

Hallo zusammen,
ich habe ein Problem beim Umstellen meines Codes. Das Aufaddieren des 
letzten Bits ACC(16) funktioniert nicht. Wie wirds gemacht ?

S: std_logic_vector
ACC,int_sum : signed

  
int_sum <= ACC(32 downto 17) + ACC(16 downto 16);
S       <= std_logic_vector(int_sum);

Gruß Till

[dden (Gast)]

Hi,
soso du willst also einen SIGNED-Type zelegt addieren?
Erzähl doch mal WAS du machen wills?

Mfg

[Till (Gast)]

Hallo,
ich möchte das ausgeschnittene Ergebnis runden. Mit SLV hat das auf 
diese Weise funktioniert.
Ich habe den Code jetzt aber auf numeric_std umgestellt.

Viele Grüße
Till

[dden (Gast)]

Hi,
versuch mal folgendes:
[vhdl]
S <= std_logic_vector(resize(ACC(32 downto 17),ACC'Range) + resize(('0' 
& ACC(16)),ACC'Range));
[vhdl]

[dden (Gast)]

so jetzts richtig

S <= std_logic_vector(resize(ACC(32 downto 17),ACC'Length) + resize(('0' 
& ACC(16)),ACC'Length));

[Till (Gast)]

Danke, das hat geholfen :)