Gast
#3524676
Hallo zusammen, ich habe ein Problem beim Umstellen meines Codes. Das Aufaddieren des letzten Bits ACC(16) funktioniert nicht. Wie wirds gemacht ? S: std_logic_vector ACC,int_sum : signed
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Gruß Till
Gast
#3524679
Hi, soso du willst also einen SIGNED-Type zelegt addieren? Erzähl doch mal WAS du machen wills? Mfg
Gast
#3524689
Hallo, ich möchte das ausgeschnittene Ergebnis runden. Mit SLV hat das auf diese Weise funktioniert. Ich habe den Code jetzt aber auf numeric_std umgestellt. Viele Grüße Till
Gast
#3524708
Hi,
versuch mal folgendes:
[vhdl]
S <= std_logic_vector(resize(ACC(32 downto 17),ACC'Range) + resize(('0'
& ACC(16)),ACC'Range));
[vhdl]
Gast
#3524719
so jetzts richtig
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Gast
#3524747
Danke, das hat geholfen :)
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