PC Datum+Uhrzeit aus VHDL Testbench in Datei ausgeben

Michi Gast #3527660
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Ich verwende für die Simulation eine VHDL-Testbench, die die Stimuli 
über eine Datei einliest, die internen Signale der ENTITY damit 
beaufschlagt und gewisse Ergebnisse in eine Ausgabedatei schreibt. 
Soweit so gut.

Nun würde ich gerne noch direkt aus der VHDL-Testbench heraus das 
aktuelle Datum + Uhrzeit des PCs mit in die Ausgabedatei schreiben. Mir 
ist klar, dass hierfür auch der Zeitstempel der Datei verwendet werden 
könnte, sobald jedoch ein Ausdruck auf Papier vorliegt wird die 
Zuordnung von welchem Simulationslauf dies stammt schwer - daher sollte 
das Datum + Uhrzeit als Text in der Ausgabedatei stehen. Bisher habe ich 
in diese Richtung leider noch nichts gefunden, wie dies direkt aus der 
VHDL-Testbench heraus realisiert werden könnte.

Hat von euch jemand einen Tipp oder weiß wie das geht?
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Alexander F. #3527790
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Ich hab jetzt nur kurz danach gesucht, aber anscheinend ist das direkt 
aus VHDL nicht möglich.
Du kannst aber die aktuelle Zeit als Generic an die Testbench übergeben, 
z.B. aus einem TCL Script.

http://objectmix.com/vhdl/190425-syetem-time-vhdl.html
http://www.alteraforum.com/forum/showthread.php?t=35076

Edit: Falls du Modelsim verwendest, dann bietet modelsim_lib.util 
Funktionen dafür an.

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library modelsim_lib;

2
use modelsim_lib.util.all;

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entity date_test is

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end entity;

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architecture beh of date_test is

8
  

9
  signal date : string(1 to 24);

10
  

11
begin

12
  

13
process

14
  begin

15
    date <= get_asctime(mti_epoch);

16
    wait;

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end process;

18
  

19
end architecture;
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Duke Scarring Gast #3528106
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Ich hab da etwas passendes im Makefile stehen:
1
DATE = $(shell date +"%b %e %Y  %X")

2
LENGTH = $(shell expr length "$(DATE)")

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4
all: date.vhd

5


6
.PHONY: date.vhd

7
date.vhd:

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        @rm -f $@

9
        @echo "package date is" >> $@

10
        @echo "constant date : string( 1 to $(LENGTH)) := \"$(DATE)\";" >> $@

11
        @echo "end package date;" >> $@


Duke
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