Forum: FPGA, VHDL & Co. nicht alle Ports bei Component Instanzierung definieren


nicht alle Ports bei Component Instanzierung definieren
von Martin F. (Gast)

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Hallo zusammen,

ich habe ein VHDL Modul mit relativ vielen Ports. Für eine Simulation 
möchte ich jedoch nur wenige diesere Ports verwenden.

Gibt es eine Möglichkeit, alle ungenutzten Ausgänge auf open zu setzen 
und alle ungenutzten Eingänge z.B. auf (others => '0), ohne alle nicht 
verwendeten Ports ausschreiben zu müssen?

Viele Grüße,
Martin

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Re: nicht alle Ports bei Component Instanzierung definieren
von Christian R. (supachris)

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Ausgänge kannst du alle einfach weglassen in der Instanziierung. Bei den 
Eingängen kannst du den Default-Wert auch im Modul gleich angeben, dann 
musst du die beim Instanziieren auch nicht beschalten.

Also z.B.

RST : in std_logic := '0'

gleich in die Entity rein.

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