nicht alle Ports bei Component Instanzierung definieren

Martin F. Gast #3680488
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Hallo zusammen,

ich habe ein VHDL Modul mit relativ vielen Ports. Für eine Simulation 
möchte ich jedoch nur wenige diesere Ports verwenden.

Gibt es eine Möglichkeit, alle ungenutzten Ausgänge auf open zu setzen 
und alle ungenutzten Eingänge z.B. auf (others => '0), ohne alle nicht 
verwendeten Ports ausschreiben zu müssen?

Viele Grüße,
Martin
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