Protel - Rule Check - Probleme ?

[Julien (Gast)]

Hallo,

Ich habe mir in Protel ein Bauteil erstellt (SMD und Through-Hole
Pads).
Dann habe ich auch gleich Leiterbahnen mit in des Bauteil eingefügt.
Sprich: von den SMD Pads auf ein DIL 40.

Nun habe ich aber das Problem, dass ich nach einfügen dieses Bauteils
in ein neues PCB, inkl. diverser ander Bauteile und Leiterbahnen ich
folgende Nachrricht beim RULE DESIGN CHECK erhalte:

Clearance Constraint (Gap=6mil) (All),(All)
   Violation between Pad B1-5(1320.473mil,682.678mil)  Multi-Layer and
                     Track
(1320.473mil,682.678mil)(1575.473mil,427.678mil)  Top Layer
   Violation between Pad B1-17(1920.473mil,682.678mil)  Multi-Layer
and
                     Track
(1920.473mil,682.678mil)(2055.473mil,547.678mil)  Top Layer
   Violation between Pad B1-19(2020.473mil,682.678mil)  Multi-Layer
and
                     Track
(2020.473mil,682.678mil)(2135.473mil,567.678mil)  Top Layer

...

Leider habe ich keine Ahnung wie ich diesen Fehler behoben bekomme.

mfg

[Hubert (Gast)]

Die Leiterbahnen, die du in dem Bauteil eingefügt hast, sind das
Problem. Entferne diese mal, dann dürfte es gehen. Die Fehlermeldung
bedeutet grundsätzlich, daß ein Abstand zwischen einem Pad und einer
Leiterbahn kleiner ist, als du es in den "Rules" festgelegt hast.
Grundsätzlich fügt man in der Bauteiledefinition keine Leiterbahnen
ein.

[Hubert (Gast)]

Erstaunlich, wie weit hier doch Protel verbreitet ist trotz des horenden
Preises.

[ich (Gast)]

Der 30-Tage test version ist umsonst. :-)

[Julien (Gast)]

Nun es ist sicherlich so, dass ohne den Leiterbahnen im Bauteil alles
funktioniert. Allersdings möchte ich für dieses Bauteil ein
festgelegtes Layout der Leiterbahnen haben und dieses nicht jedes mal
beim Einfügen dieses Bauteils in ein neues PCB alles neu routen.

Oder habt Ihr dafür eine bessere Alternative??

mfg

[Thomas B. (Gast)]

Hallo.

Schau dir mal das "Creating Components"-Tutorial an. Da ist
vermutlich genau das beschrieben was du suchst.
(Bei mir hat das PDF im Help Ordner nen Namen "TU0103 Creating Library
Components.pdf")

[Julien (Gast)]

Hi,
also irgendwie habe ich keine passende Lösung in diesem Tutorial
gefunden.
Da kann man dann zwar extravagante Pads erstellen, aber diese sind dann
eben nicht mit Stopplack enthalten.

Natürlich kann ich die Meldungen des RULE CHECKS ignorieren aber das
kann ja auch keine Lösung sein.

Gibt es weitere Lösungsansätze??

[Thomas B. (Gast)]

Hallo.

Naja, die Soldermask kann man ja bei Bedarf auch selber zeichnen (In
den  Layer-Optionen Top- und Bottom-Solder aktivieren , und dann mit
einer leicht dickeren Linie über die Leiterbahnen "drüberzeichnen").
Ist das was im Tutorial auf Seit 27 ist.

Eine andere Möglichleit die ich noch sehe: So wie ich das verstehe
willst du ein Pad per Linie/Leiterbahn direkt mit einem andren (SMD)
verbinden. Man könnte ja nun statt der Linie einfach entsprechende
rechteckig Pads nehmen (also z.B. X-Size: 30mm, Y-Size: 0.3mm) und
diese anstatt der Leiterbahnen verlegen. So wäre dann auch auf jeden
Fall der Stopplack enthalten.

[Thomas B. (Gast)]

Ok, sorry, hab das wohl doch falsch verstanden (habs grad im Protel
nachvollzogen ;))

Klappt (ohne daß eine Design Rule Verletzung kommt) doch nicht so wie
ich beschrieben hab.

[Thomas B. (Gast)]

Und nocheinmal ;)

Hatte wohl doch nicht unrecht. Vorraussetzung damit es funktioniert ist
einfach der selbe Net-name für die zu verbindenden Pads (Oder gleiche
Designatoren wenn man das nicht einzeln verbinden will).
Wieso es bei mir vorhin nicht funktioniert hat, liegt daran, daß ich
den Footprint testweise direkt im Board eingefügt habe, und dann sind
den Pads noch keine Nets zugeordnet -> Leiterbahn liegt auf zwei
undefinierten Pads -> Design Rule Error.

Hab jetzt auch im Schaltplan selber das Bauteil hinzugefügt und
verbunden -> Jetzt bekomme ich keine Design Rule Verletzung.

[Julien (Gast)]

OK das werde ich dann nochmal versuchen.
Aber meine Pads/ Leiterbahnen im Bauteil will ich ja universell
einsetzten und kann dadurch ja keine festen NET-Namen vergeben!!!

Ich will die Ausgangssituation vielleicht noch einmal beschreiben.

Ich erstelle mir ein Bauteil, welches sowohl Through-Hole Pads als auch
SMD Pads. Zu TH-Pad Designator=1 gehört SMD Pad Designator=H1 etc.
Dann sollen eben die zusammengehöhrenden Pads mit Leiterbahnen
verbunden sein. Also ein SMD -> DIL 40 Adapter
Im Schaltplan ist/soll es aber nur möglich sein die TH-Pads zu
beschalten, da ja die SMD Pads schon im Bauteil selber verbunden sind
und somit nicht erneut geroutet werden müssen.

@Thomas:
Kannst du mir bitte deine Vorgehensweise nochmal genau schildern?

mfg

[Thomas B. (Gast)]

Hallo

Also das mit den Net-Namen war darauf bezogen, daß die beiden zu
verbindenden Pads dann am Board den gleichen Net-Namen und somit auch
den selben Designator haben müssen. Ist ja auch irgendwie logisch, denn
Protel wird jedem nicht von außen mit einem bestimmten Net verbundenen
Pad intern einen eigenen eindeutigen Namen geben. Werden diese beiden
PADs dann mit einer Leiterbahn verbunden, sieht Protel am Board eine
Verbindung zwischen zwei unterschiedlichen Nets -> Design Rule Error.

D.h. meiner Meinung nach ist die Vorraussetzung damit es funktioniert
ein gleicher Designator, womit sich der Netnamen automatisch für beide
ergibt (denn im Schaltplan wird ja nur einer der beiden verbundenen
Pads mit einem Net verbunden, der andere "läuft" quasi mit). Wenn ich
mich da täusche korrigiert mich bitte ;)

Aber hier mal so wie ich es gemacht habe (siehe dazu die Bilder im
Anhang)

1) Erstellen eines Bauteils (protel1.gif). Die Pins der TH und der SMD
Pads haben den selben Designator. Hab hier nur schnell was einfaches
gezeichnet.

2) Im Schaltplan das entsprechende Symbol einfügen (hab hier einfach
einen 6poligen Connector gnommen, protel2.gif) und den Footprint
zuweisen
Würde ich nun das Ding so wies da ist in das Board übertragen, würde es
natürlich Design Rule Error hageln, da die beiden Pads ja noch
unterschiedlichen heißen (protel3.gif)

3) Nun gebe ich im Schaltplan für die Pins einige Nets vor (protel4).
"Dummy" ist dabei ein Net, das sonst von keinem Bauteil verwendet
wird.
Übertrage ich das aufs Board erhalte ich nur mehr bei den undefinierten
Pads einen Fehler (protel5). In dem fall also Pin 6 und Pin 2

4) Wenn ich im Schaltplan allen Pins einen Namen gebe (protel6.gif),
dann bekomme ich auch keine Fehler mehr (protel7.gif). D.h. den zwei
Pins die ich hier nicht brauche habe ich deinen Dummy-Nets zugewiesen.


Kannst du damit was anfangen ?

[Julien (Gast)]

@Thomas:
Vielen Dank für die ausführliche Erklärung.

Es funktioniert wenn sowohl Designator als auch Net überall gleich
ist.
Allerding ist es sehr aufwendig in jedem neuen BOARD jeweils die Pads
den Nets zuzuordnen.

Es ist eben nicht möglich in der PCBLibrary den einzelnen TH und SMD
Pads Net-Namen zuzuweisen.

naja bleibt halt nur das Umbennenen der Nets im fertigen BOARD. :(

mfg

[Julien (Gast)]

Jetzt habe ich aber doch noch ein weiteres Problem.

Sämtliche Bohrungen die ich dem Bauteil hinzugefügt habe. Also alle
Löcher(Drill-Drawing, Keep-Out) werden später im PCB nicht erkannt. Er
macht da einfach Masse-Flächen oder Leiterbahnen drüber.

Was habe ich an dem Bauteil denn falsch gemacht.
Auf wunsch kann ich auch mal des Library-File anhängen!!!

mfg

[viC mEI (Gast)]

i have alreday created the shemetic alreday & convert to the PCB 
already...

after i click the design rule check, i got alot of errors under 
clearance constraint...

how to solve this problem???


example:

Processing Rule : Clearance Constraint (Gap=13mm) (All),(All)
   Violation between Track (114.046mm,200.7108mm)(280.9494mm,200.7108mm) 
Top Layer and
                     Pad AND GATE1-8(269.688mm,196.85mm)  Top Layer
   Violation between Track (117.8814mm,201.422mm)(283.083mm,201.422mm) 
Top Layer and
                     Pad AND GATE1-8(269.688mm,196.85mm)  Top Layer
   Violation between Track (118.4656mm,204.9018mm)(274.701mm,204.9018mm) 
Top Layer and
                     Pad AND GATE1-8(269.688mm,196.85mm)  Top Layer
   Violation between Track (96.647mm,207.391mm)(277.495mm,207.391mm) 
Top Layer and
                     Pad AND GATE1-8(269.688mm,196.85mm)  Top Layer



i need help asap... pls...

how to do this??? pls...

[viCmei (Gast)]

any kind soul to lend a hand to me?

i am using portel dxp 2004...

i ran into problems in design rule check...

thousands of errors came out in the message box...

example:

Processing Rule : Clearance Constraint (Gap=13mm) (All),(All)
   Violation between Track (114.046mm,200.7108mm)(280.9494mm,200.7108mm)
Top Layer and
                     Pad AND GATE1-8(269.688mm,196.85mm)  Top Layer
   Violation between Track (117.8814mm,201.422mm)(283.083mm,201.422mm)
Top Layer and
                     Pad AND GATE1-8(269.688mm,196.85mm)  Top Layer
   Violation between Track (118.4656mm,204.9018mm)(274.701mm,204.9018mm)
Top Layer and
                     Pad AND GATE1-8(269.688mm,196.85mm)  Top Layer
   Violation between Track (96.647mm,207.391mm)(277.495mm,207.391mm)
Top Layer and
                     Pad AND GATE1-8(269.688mm,196.85mm)  Top Layer

how to solve this kind of errors...

this is my first time using this program & facing it...

pls email to my account to solve this errors...

[e-mail]

english language pls...

thanks...