Cyclone V E wieviel Hard Memory Interfaces

[Peter (Gast)]

Hallo,

 ich designe gerade ein DDR3 SRAM Interface an einem Cyclone V E. Nun 
habe ich eine Verständnisschwierigkeit. Ich kann nirgends herauslesen 
wieviele Hard Memory Controller ich nun zur Verfügung habe. Laut dem 
entsprechenden Dokument 
http://www.altera.com/literature/hb/cyclone-v/cv_52006.pdf kann ich auf 
PDF Seite 40 Tabelle 6-16, (Package F484, A7) entnehmen dass ich an Top 
uns Bottom ein 40 bzw. 24 Bit breites Hard Memory Interface habe. Nun 
verstehe ich aber nicht ob ich entweder das eine oder das andere habe 
oder BEIDE gleichzeitig. Weiß das jemand zuverlässig ???

Danke für die Hilfe

[Grendel (Gast)]

Hi,

Du siehst ja im Bild auf Seite 38, dass da oben und unten jeweils ein 
Speichercontroller ist.
In dem Package hat der obige halt 40 Bit und der untere 24 Bit (also 32 
+ ECC und 16 + ECC)
und ja die kann man gleichzeitig verwenden, würde sonst keinen Sinn 
ergeben.


(nicht getestet ich nutze Xilinx, habe aber vorher auch mit Altera 
verglichen)

[Kest (Gast)]

In dieser Konfiguration hast Du 2 Hardware Memory Controller, einmal Top 
und ein mal Bottom. Benutzen kannst Du entweder einzeln oder beide mit 
zwei unterschiedlichen Memory Controllern. Du kannst nicht einen 
Controller bauen, der beide Seiten verwendet (zumindest nicht Hardware 
Memory Controller)

[P. K. (pek)]

Bei Arria V besteht die Möglichkeit, den Top- und Bottom-Controller zu 
synchronisieren. Will heissen: Du hast 2 Controller (unabhängig, aber 
synchronisiert) intern aber nur ein Interface (i.e. ein ready, ein 
rd_data_valid etc.).

Vermutlich beim Cyclone V auch, wäre aber zu checken...

Wenn Du hohe Geschwindigkeit brauchst, ist aber die Anordnung der beiden 
Memorycontroller (Top/Bottom) beim synchronisierten Gebrauch nicht so 
toll...

[Peter (Gast)]

Sau cool dass hier so viele Wissende sind. Danke!

Dann habe ich also ein 24bit breites und ein 40bit breites Interface die 
ich völlig unabhängig voneinander betrieben kann?

Ich kann an jedes der 2 Interfaces 2 Bausteine anschließen (2x CS) die 
ich folglich nicht gleichzeitig betreiben kann.

Nun mal noch zu meinem Speicher... Der hat nur 15 Adressleitungen! Wie 
kann man das erklären? A[14:0]. 
http://www.farnell.com/datasheets/1641692.pdf
Bitte unbedingt auf das 96 Pin Diagramm schauen!

Und wenn ich nun an mein 24 Bit breites Interface meinen 
Speichercontroller mit 16x DQ hinhänge, dann lasse ich die restlichen 
8bit Bit einfach offen oder? Mein Speicher hat keine ECC Leitungen. Oder 
habe ich da was falsch verstanden? Sind die ECC Leitungen dezidiert 
dafür oder kann ich die auch als normale DQs verwenden?

Könnte ich auch 2 Stück 16 Bit Speicher parallel an das 40 Bit breite 
Interface hängen?

Nochmals Danke

[P. K. (pek)]

Wenn Du das GUI benutzt, wählst Du im MegaWizzard genau das DDR-Device 
aus (oder 2 nebeneinander), das Du anschliessen willst. Die Anzahl 
Adress- und Datenleitungen sowie Clocks ergeben sich daraus, und sollten 
nun mit der (geplanten) HW übereinstimmen.

Auf den DevKits von Altera findest Du viele verschiedene Möglichkeiten, 
wie man Memory anschliessen kann/soll und was für einen Hofstaat es da 
noch braucht. Abkupfern ist sicher sinnvoll, da die Geschichte heikel 
ist (insbesondere auch Platzierung, Layout etc.).

[Karl (Gast)]

Es sei noch zu erwähnen dass die Anzahl der (freigeschalteten) Memory 
Controller ggf. auch von dem Device abhängen können. 
(Bestellbezeichnung)