Taktgenerator

4MHz lassen sich schlecht teilen, um 800Hz zu erhalten. Meine Idee wäre,
einen Inverter im CPLD an zwei IO-Pins zu legen und diese dann mit einem
Quarz geeigneter Frequenz zu beschalten. Halt so ne klassische
Oszillatorschaltung, die so gewonnene Frequenz könnte man intern dann
auf 800Hz teilen. Ich sehe nur das Problem mit den Pegeln. Kann man bei
CPLDs auch Schmitt-Trigger-Eingänge verwenden? Hab keine Ahnung, ob das
geht. Hatte hier im Forum nur mal jemand erwähnt, der das mit nem FPGA
so gemacht hat.

Gruß
Jens

Vergiss das mit den Pegeln und Schmitt-Trigger. Müßte eigentlich gehen,
am Inverter kommt ja Logikpegel raus.

4 MHz / 5000 = 800 Hz, also nimm einen 13bit-Counter
und teile die 4 MHz runter:
wenn die 250 ns als H-Impuls reichen, würde ich es so
machen:

constant MAX_COUNT : integer := 5000;
signal counter_q : integer range 0 to MAX_COUNT-1;
signal pulse_q   : std_logic;

process(clk)
begin
   if rising_edge(clk) then

      if counter_q = 0 then
         pulse_q   <= '1';
         counter_q <= MAX_COUNT-1
      else
         pulse_q   <= '0';
         counter_q <= counter_q -1;
      end if;

   end if;
end process;

also VHDL technisch gut, habe aber schematic mässig angefangen und
runterteilen funktioniert nicht ....
um genau zu sein habe ich 4,19MHz
also 2,095/1,05/523,8/261,9/130,9/65,5/32,7/16,4/8,2/4,1/2,0/1,0/511Hz


oder hab ich was nicht verstanden ??

OK, die 4,19MHz sind allerdings ungüstig, aber wenn
Du durch 5237 teilst, dann sind das nur 0,07 Hz Abweichung,
die kannst Du auch noch wegbekommen, falls Du den
4,19 MHz Osz. "ziehen" kannst (Trimmer).

Im Schematic müsstest Du einen 13bit Counter nehmen und einen
Komparator dahinter, der auf 5236 vergleicht. Wenn der Wert
erreicht ist, dann setze den Counter auf 0, sonst hochzählen.
Das sollte doch gehen ?!