Blockram EN permanent auf high

nehme an, Du hast einen Spartan 3 ?

Antwort: prinzipiell ja, aber ...
es gibt ein paar Ausnahmen, wenn auf dieselbe
Adresse zugegriffen wird (jeweils von Port A und B).
Falls Du das ausschließen kannst, ist alles OK,
sonst siehe XAPP 463 : dort ist alles beschrieben.

OK danke... ja ich habe den Spartan3. Das manual hatte ich hier auch auf
dem rechner, aber der Punkt war mir nicht so ganz klar. Aber nu isset
klar. Danke dir...

da hab ich doch auch gleich nochmal ne frage:

ich kann ja bei einem blockram per generic vorgeben welche aktion beim
gleichzeitigen zugriff von read and write zuerst ausgeführt werden
soll. also

write_first , read_first oder no_change

das ganze gilt für port a oder b, aber wie ist das mit der übergabe von
a nach b beim dualport?
also wenn ich auf a schreibe und auf b auslese und das im selben takt
kann ich diese einstellung auch vornehmen oder ist das fest vorgegeben,
wahrscheinlich dann write_first, wie im default zustand?

Hmmm und ich hab auch noch ne Frage...
Kann man im Betrieb mit einem Tool den Blockram via jtag o.ä. auf dem
Monitor dastellen? Ich würde gerne kontrollieren ob er überhaupt Daten
in den Blockram schreibt. Oder gibt es da einen anderen Trick?

chipscope :-))) nur nen bischen teuer

@ups
write_first / read_first :
im XAPP 463 ist das klar beschrieben welche Konfiguration geht
und welche nicht

@Fränkie
wenn das Geld für Chipscope nicht reicht, würde ich mir
eine kleine Funtion implementieren, die bei Bedarf z.B.
am Port B alle Daten komplett ausliest und via RS232 zum
PC schickt. Dann kannst Du Dir die Daten problemlos anschauen.

OK... also kann ich mit Chipscope die Daten via Jtag auslesen? Oder
brauche ich da ne andere Datenverbindung? Nasonsten bleibt mir also nur
Modelsim... schade

das hab ich doch gesucht :-)

ChipScope Pro geht mit dem Parallel-Kabel IV oder via USB
zum FPGA-JTAG-Port soweit ich weiss.

ChipScope ist übrigens der Ideale Logic-Analyzer, also mit
ChipScope und einem Spartan 3 - Kit könnte man innerhalb
kürzester Zeit (ich schätze ca. 1/2 Tag) einen komfortablen LA
mit z.B. 32 bit Breite und 100 MHz Abtastrate aufbauen, die
Software ist ja dann schon vorhanden, ebenso die Verbindung
LA <-> PC, im FPGA sind nur noch minimale Arbeiten nötig,
was fehlt sind nur die viel diskutierten Komparatoren mit
veränderbarer Schwelle am Eingang.

Da würden die Jungs vom Logic-Analyzer Thread hier bestimmt
nicht schlecht staunen !

Also wenn die Seite von xilinx nicht grade down wär, würde ich mir mal
mehr infos über Chipscope holen... aber das geht grad leider nicht :-(

So nun geht sie wieder... Hmmm es gibt zwar n Demoversion von Chipscope
aber das Kabelkostet alleine über 100 $ ??? hoppala... geht das nicht
günstiger?

Logikanalyzer..

kam mir auch schon mal in den sinn, allerdings war meine theorie eher
das CS beim planen eines LA entstanden ist :-))) sozusagen ein
nützliches abfallprodukt.
das würde zumindest mal erklären warum es nicht die möglichkeit gibt
busse zu definieren (meinetwegen auch in vhdl)....immer dieses von hand
umeditieren :-)