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Forum: FPGA, VHDL & Co. Errormeldung beim "Place"


Autor: SvenL (Gast)
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Hallo. Bis jetzt kommte ich mir ja noch ganz gut weiter helfen, aber nun
hänge ich total fest. Ich bekomme eine Fehlermldung vom Placer, die ich
nicht deuten kann und auch keinen Fehler finde. Ich habe in den Anhang
einen screenshoot von der errormeldung und den ausschnitt mit der
Bufferdeklaration gelegt.

Meine constrains habe ich mit Pace generieren lassen und sehen wie
folgt aus.
#PACE: Start of PACE I/O Pin Assignments
NET "AOx1"  LOC = "D5"  ;
NET "AOx2"  LOC = "D6"  ;
NET "AOy1"  LOC = "D8"  ;
NET "AOy2"  LOC = "D10"  ;
NET "B_out"  LOC = "R11"  ;
NET "Clk2Mhz_out"  LOC = "E7"  ;
NET "Clk2Mhz_out_2"  LOC = "B4"  ;
NET "Clock50"  LOC = "T9"  ;
NET "Digit_out<0>"  LOC = "D14"  ;
NET "Digit_out<1>"  LOC = "G14"  ;
NET "Digit_out<2>"  LOC = "F14"  ;
NET "Digit_out<3>"  LOC = "E13"  ;
NET "Ebene_minus"  LOC = "M14"  ;
NET "Ebene_plus"  LOC = "L13"  ;
NET "G_out"  LOC = "T12"  ;
NET "HSync_out"  LOC = "R9"  ;
NET "R_out"  LOC = "R12"  ;
NET "Reset"  LOC = "L14"  ;
NET "screen_sw"  LOC = "K13"  ;
NET "Segment_out<0>"  LOC = "E14"  ;
NET "Segment_out<1>"  LOC = "G13"  ;
NET "Segment_out<2>"  LOC = "N15"  ;
NET "Segment_out<3>"  LOC = "P15"  ;
NET "Segment_out<4>"  LOC = "R16"  ;
NET "Segment_out<5>"  LOC = "F13"  ;
NET "Segment_out<6>"  LOC = "N16"  ;
NET "Segment_out<7>"  LOC = "P16"  ;
NET "SI_out"  LOC = "D7"  ;
NET "SI_out_2"  LOC = "B5"  ;
NET "VSync_out"  LOC = "T10"  ;


Wo kann ich den fehler noch suchen bzw was habe ich falsch gemacht?

Danke euch

Autor: FPGA-User (Gast)
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hast Du irgwendwo für Dein Design spezielle I/O-Modes
definiert, also z.B. LVCMOS_18, LVTTL oder so ?
könnte es sein, dass Du in Bank 3 versuchst, Pins mit
unterschiedlichen Logik-Leveln zu platzieren ?
Kommentiere doch mal die Location-Constraints für die
Signale mit dem ERROR aus und lass den Placer selbst
die Pins festlegen. Wäre mal interessant, wo sie dann
landen.
Sind die vorgegebenen Pins normale I/Os oder
haben sie noch andere Funktionen ? (Boundary Scan?)

Autor: SvenL (Gast)
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Oh nein... Das hatte ich auch noch nie. Ich hatte 3 std. investiert
diesen Fehler zu finden... nicht.
Hier die Lösung:
1. Verzweifelt gucken und Kollegen fragen ob er einem Kaffe mit mir
trinkt
2. Computer während der Pause neustarten
3. NAch der Pause motiviert wieder an die arbeit gehen und Programm neu
starten.
4. Neu synthetisieren und mappen
5. IT WORKS!!!

tja und beim runterfahren hat auch das Webpack auch gemäckert, das noch
ein Programm im hintergrund läuft. Tja das war wohl der schuldige.
Danke trotzdem an FPGA-User und alle anderen die einen Blick
draufgeworfen haben.

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