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Forum: FPGA, VHDL & Co. state diagram spartan 3


Autor: sabrina (Gast)
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Hallo,

ich will mit hilfe der state diagrams die ausgänge eines moduls (pin=1)
in dem state diagram zählen. ich habe im anhang ein screenshot
beigefügt. Problem ist, dass im hdl testbencher der zu zählende pin1
ignoriert wird und stattdessen der takt gezählt wird.

wie bekomme ich es hin, dass er den pin1 zählt?

vielen dank im voraus
sabrina

Autor: Sven Johannes (Gast)
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Moin...

Ich vermute mal einfach das bei jedem Takt der Pin1 überprüft wird. Da
ich die Software aber nicht kenneist das ein Schuß ins Blaue. Kannst du
einen Screenshot des Test einstellen? Oder noch beser:den erzeugten HDL
Code.

--
 Sven Johannes

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