Gast
#251614
Hi @ all Ich arbeite eigendlich schon länger mit FPGA´s mehr oder weniger erfolgreich :-). allerdings sind da bei mir noch 3 Fragezeichen offen. Evtl könnt ihr sie ja erlöschen. 1 Frage: In einem Prozess werden die enthaltenen befehle ja sequenziell abgehandelt. Mein problem liegt in der Abarbeitungsgeschwindigkeit. Wenn ich zum Beispiel eine Statemachine gebastelt hab und da steht in dem einen Status: A := a + 1; B := C & D; Wie lange ist dann die verzögerung bei der abarbeitung der Befehlsschritte? Das gleiche gilt auch für eine Funktion. Wie lange ist da ein Taktzyclus oder unter was findet man diese Angabe im Datenblatt? 2. Frage: Ich habe mitlerweile schon mitbekommen, das man in den Properties sehr viel an seinem Code "Tunen" kann. allerdings stehe ich noch vor den einstellungen wie "Ochs vorm Berge". Gibt es ein gutes Buch in dem auch auf solche sachen eingegangen wird? VHDL Bücher gibt es ja viele, aber zu den Properties... oder bleibt mir da nur der Blick in das manual von Xilinx? 3. Frage: Ich habe vor kurzen hier gesehen, das jemand bei der übergabe der Signale von der Komponente in das Toplevelmodell nicht genug Signale zur verfügung hat. Warum gibt es da eine begrenzung? Eigendlich werden doch eh die Komponenteneinteilungen nur für die User zur verständlichkeit verwendet. Im Mapping geht die Komponentenaufteilung doch eh verloren oder? Sory das es so viele Fragen geworden sind, aber das sind die stellen, an denen es noch gewaltig bei mir zwickt :-) Ansonsten noch einen schönen Tag... Brutus