Hallo T.M.,
prinzipiell sollte man Clock Signale nicht einfach runtertakten, es sei
denn man nutzt dafür vorgesehene PLLs oder DCMs oder so. Das Problem ist
nämlich, dass Dein erzeugtes Clock-Signal nicht als solches erkannt
wird, und deshalb auch kein Clock-Netz verwendet wird. D.h. Du bekommst
Laufzeitunterschiede, die gerade bei einem Clock-Signal net so toll
sind.
Probier's doch mal anders. Lege sowohl Dein generiertes Signal als
auch den ursprünglichen Clock an Deine State Machine an. Vorausgesetzt
die High-Phase vom runtergeteilten Clock ist max. 1 Orginal-Clock-Takt
lang (z.B. wenn Du die Frequenz nur durch 2 geteilt hast, ansonsten
musst Du das Signal halt anpassen), kannst Du das generierte Signal als
Clock-Enable verwenden. Alles klar?
Gruß
Ines