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Verilog modul unter vhdl einbinden
Gast
#251757
Hallo. weiß einer wie man ein verilog modul unter vhdl einbinden kann. sonst würde ich nähmlich mal probieren den verilog code in vhdl umzuschreiben. der ist nicht solang. wäre so aber einfacher wenn das einer wüsste. danke
Gast
#251758
beim rum suchen bin ich auf was gestoßen. ist das verilog modul gleichbedeutend mit dem vhdl package? und kann ich das verilog modul einfach als package einbinden? mfg
Gast
#251759
hat sich erledigt. habs durch probieren als componente eingebunden und anscheinend gehts. mfg
Gast
#251760
ne er meckert bei dem einen signal was ich übergeben will rum das es das nicht gibt. aber es steht ja da? vielleicht ja doch noch einer eine idee. mfg Antwort schreibenBitte melde dich an, um einen Beitrag zu schreiben. |
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