Gast
#251955
Hallo zusammen, ich bin in VHDL leider noch ein blutiger Anfänger. Deshalb bräuchte ich mal wieder eure Hilfe. Ich verwende das Spartan 3 Starter Kit (Xilinx) mit dem FPGA XC3S200. Auf dem Board ist ein 50 MHz Quarz verbaut, den ich gerne auch nutzen und runterteilen würde, um die gewünschte Frequenz zu erhalten. Konkret wollte ich ein Lauflicht programmieren, das 8 LEDs innerhalb von 1 Sek. durläuft. Ich habs wie folgt versucht: (auch wenn hier 10Hz rauskommen sollten!) Clk - 50MHz Clock Counter - Zähler vom Typ "integer range 4999999 downto 0" Enable - Enable-Signal für die nachfolgenden Logikblöcke if (clk'event and clk = '1') then if (Counter = 0) then Counter <= 4999999; Enable <= '1'; else Counter <= Counter - 1; Enable <= '0'; end if end if; if (Enable = '1') then ... -- weiter Quellcode nach der Compilierung erhalte ich folgende Warnung: "DesignRules:372 - Netcheck: Gated clock. Clock _n0010 is sourced by a combinatorial pin. This is not good design practice. Use the CE (Clock Enable) pin to control teh loading of data into the flip-flop." Jetzt meine Frage: Was will mir diese Meldung "Gated Clock" sagen und wie kann ich diese vermeiden? D.h. wie kann ich den Clock-Enable-Pin (CE) im Bsp. des Lauflichts verwenden. Für jede Antwort bin ich sehr dankber. Vielleicht hat auch jemand einen Quellcode für ein Lauflicht (Spartan 3) den er mir evtl. zur Verfügung stellen kann. Danke!!! Gruß Alex