quartus II vhdl fehler / bug? (achtung, noob)

[Matthias (Gast)]

hallo mal an alle anlässlich meines ersten posts. ich entwickle für die
uni ein projekt auf einem cyclone II board, hab aber schon ein zweites
board hier zuhause stehen, mit dem es weitergehen soll, wenn ich dieses
praktikum mal fertig habe.

mein aktuelles problem ist folgende fehlermeldung:

>> Error: VHDL Wait Statement error at mt48lc4m16a2.vhd(1079): Wait
Statement must contain condition clause with UNTIL keyword

in der zeile dort steht folgendes:

>>         WAIT ON Clk'DELAYED (tCKH), Clk'DELAYED (tCMH),
Clk'DELAYED (tAH), Clk'DELAYED (tDH);


ich hab diese fehlermeldung aber schon einige male gehabt, eben immer
wenn "wait on" verwendet wird, was aber laut meinem buch korrektes
vhdl ist. wenn man das signal in die sensitivity list schreibt, gibts
kein problem damit, aber das file nicht von mir geschrieben, sondern
ist ein vhdl modell von einem SDRAM von der firma Micron und wird von
mir verwendet, um das SDRAM interface, das eine teilaufgabe in diesem
projekt ist, in der simulation zu testen. da will ich eigentlich nicht
herumpfuschen, sondern es unverändert verwenden. weiß jemand, wie ich
das behebe?




gleich noch eine frage, weil ich das bei den ersten versuchen nicht
geschafft habe: ist es beim quartus möglich, sich in der simulation die
internen signale anzeigen zu lassen?

folgendes vorgehen müsste richtig/klassisch sein:
eine top level entity als testbench, die mein interface und das vhdl
modell als components enthält und die beiden über interne signale
verbindet. dafür wärs dann praktisch, die internen signale zu sehen.

thx in advance
matthias

[high_speed (Gast)]

Hallo Matthias

Warum willst du das Simulationsmodell des SDRAM Synthetisieren?
Zum ansteuern eines SDRAM benötigst du einen SDRAM-Controller.
Wenn es nur um die Simulation geht, musst du wohl ModelSim bemühen.


Beim benutzen des NIOS II kann man mit dem „SOPC-Builder“ einen
passenden Controller mit anbinden.

„Clk'DELAYED (tCKH)“ ist nicht synthesefähig.
http://www.nt-nv.fh-koeln.de/Labor/VhdlEasy/Kap3/k373.html

MfG
Holger

[Matthias (Gast)]

warum ich das synthetisieren wollte? ich schätz mal, weil ich noch wenig
ahnung davon hab, wie ich das richtig angehen soll. die sdram anbindung,
die ich schreibe, ist für JOP (www.jopdesign.com), das muss ich leider
wirklich selber schreiben.

bei modelsim hab ich die richtige noch nicht gefunden, mein
"auftraggeber" hat was von einer abgespeckten version gesagt, aber
was ich mir bisher runtergeladen habe (mxe_3_6.0a.zip heißt das file)
startet nicht einmal, "auf das angegebene gerät kann nicht
zugegeriffen werden". weiß jemand, wo man das "richtige" herbekommt
(natürlich gratis :D )?

danke
matthias

[Martin (Gast)]

Bei Xilinx gibt es eine freie Version von ModelSim. Die URLs
bei xilinx.com sind leider endlos lang:
http://www.xilinx.com/xlnx/xebiz/designResources/ip_product_details.jsp?key=DO-SIM-VHDL-ETH&sGlobalNavPick=PRODUCTS&sSecondaryNavPick=Design+Tools

Man muss sich zwar Registrieren und es läuft langsam, aber eben
frei.

Martin

[theFloe (Gast)]

Hallo,

ja wie man VHDL Signale darstellen kann würde ich auch gerne wissen.

mfg Tobias