Gast
#251967
hallo mal an alle anlässlich meines ersten posts. ich entwickle für die uni ein projekt auf einem cyclone II board, hab aber schon ein zweites board hier zuhause stehen, mit dem es weitergehen soll, wenn ich dieses praktikum mal fertig habe. mein aktuelles problem ist folgende fehlermeldung: >> Error: VHDL Wait Statement error at mt48lc4m16a2.vhd(1079): Wait Statement must contain condition clause with UNTIL keyword in der zeile dort steht folgendes: >> WAIT ON Clk'DELAYED (tCKH), Clk'DELAYED (tCMH), Clk'DELAYED (tAH), Clk'DELAYED (tDH); ich hab diese fehlermeldung aber schon einige male gehabt, eben immer wenn "wait on" verwendet wird, was aber laut meinem buch korrektes vhdl ist. wenn man das signal in die sensitivity list schreibt, gibts kein problem damit, aber das file nicht von mir geschrieben, sondern ist ein vhdl modell von einem SDRAM von der firma Micron und wird von mir verwendet, um das SDRAM interface, das eine teilaufgabe in diesem projekt ist, in der simulation zu testen. da will ich eigentlich nicht herumpfuschen, sondern es unverändert verwenden. weiß jemand, wie ich das behebe? gleich noch eine frage, weil ich das bei den ersten versuchen nicht geschafft habe: ist es beim quartus möglich, sich in der simulation die internen signale anzeigen zu lassen? folgendes vorgehen müsste richtig/klassisch sein: eine top level entity als testbench, die mein interface und das vhdl modell als components enthält und die beiden über interne signale verbindet. dafür wärs dann praktisch, die internen signale zu sehen. thx in advance matthias