Forum: FPGA, VHDL & Co. Typumwandlung von STD_LOGIC


von TheMason (Gast)


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Hallo,

mal eben eine kurze Frage. Ich möchte ein SIGNED signal in ein
STD_LOGIC_VECTOR umwandeln und umgekehrt.
Konkret : Ich habe mehrere (4) SIGNED-Variablen (32-Bit) und möchte
Unsigned (8Bit) darauf zugreifen.
ISE meldet ständig das die signale nicht kompatibel zueinander sind.
CONV_SIGNED bzw. CONV_UNSIGNED wirkt ja nur auf Variablen, fällt also
weg.

Gruß
TheMason

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