Warteschleifen ohne 'wait'

Schieberegister?

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library ieee;

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use ieee.std_logic_1164.all;

3

use ieee.std_logic_unsigned.all;

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entity Shift is

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  port( CLK      : in  std_logic;

7

        reset    : in  std_logic;

8

        Data_in  : in  std_logic;

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        Data_out : out std_logic

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      );

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end Shift;

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architecture verhalten of Shift is

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signal Reg  : std_logic_vector(3 downto 0);

15

begin

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  process (CLK)

18

  begin

19

20

    if CLK='1' and CLK'event then

21

       Reg(0) <= Data_in;

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       Reg(3 downto 1) <= Reg(2 downto 0);

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    end if;

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  end Process;

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  Data_out <= Reg(3);

28

end verhalten;

Holger

Hallo Holger,

was passiert denn in folgender Zeile?

  Reg(3 downto 1) <= Reg(2 downto 0);

Aber so könnte es funktionieren. Das mit den while- und for-Schleifen
funktioniert nicht, oder?

Ist wahrscheinl. ähnlich der wait- und after-Anweisung nur für die
Simulation möglich.


Es geht darum, eine Datenleitung (MOSI) zu setzen. Anschließend sollen
ca. 100 ns gewartet werden, bis die Clock-Leitung auf high gehen soll.
Es soll irgendwann in 'ferner Zukunft' ein ganz einfacher SPI-Master
entstehen. Ich hab auch in folgendem Thread schon nach Hilfe gesucht,
einen SPI-Master zu implementieren und Jörn hat mir freundlicherweise
ein sehr umfangreiches Projekt zur Verfügung gestellt.

http://www.mikrocontroller.net/forum/read-9-227154.html#new

Leider ist das Projekt, auch nach dem Rausschmeißen der nicht
relevanten Teile für mich als (blutiger) Anfänger sehr schwer zu
verstehen. Leider kann ich das Projekt SPI nicht einfach in die Ecke
schmeißen!

Vielleicht kannst du mir ja noch den ein oder anderen Tipp geben. Ich
hab mein bisheriges Projekt (auf Basis von Jörns Design) mal in den
Anhang gehängt. Ich brauche im ersten Schritt nur einen festen Clock,
kein SlaveSelect, kein CPOL und CPHA.
Ich kann den Clock zwar schon erzeugen, aber nicht steuern, wieviele
Pulse ausgegeben werden. Ich will beispielsweise 1x 8 Bit senden. Dann
soll die Clk-Ltg. in hochohmigen Zustand gehen.

Noch einige Angaben zu meiner Entwicklungsumgebung: Spartan 3 mit einem
XC3S200 FPGA und WebPack ISE 6.3i.


Über jeden noch so kleinen Tipp bin ich sehr dankbar. Quäle mich schon
einige Zeit mit diesen Problemen.

Danke!

Gruß
Alex

Hallo Alex

Diese ist die Antwort auf die Frage in deinem anderen Thread.

data_int <= (others => '0');

Alle Bit des Signals data_int werden auf Null gesetzt.

Reg(3 downto 1) <= Reg(2 downto 0);

Da habe ich ein Schieberegister getrickst. ;-)

Langform:

Reg(0) < = Reg(Data_in);
Reg(1) < = Reg(0);
Reg(2) < = Reg(1);
Reg(3) < = Reg(2);

Da das in dem Clock-Ereignis steht, wird bei jeder steigenden Flanke
der Zustand ein Register weiter geschoben.

Die for und die while-Schleife dienen dazu ähnliche Codeteile zu
generieren. Dabei muss aber sichergestellt werden, dass die Anzahl der
Schleifendurchläufe zum Synthesezeitpunkt feststeht.

Holger

Danke Holger,

deine Antworten haben mir sehr weitergeholfen (alles kappiert), auch
wenn ich immer noch nicht ganz in der Lage sein werde ein
SPI-Master-Design zu implementatieren. Aber ich kann ja auch nicht von
dir verlangen, dass du alle ca. 1000 Fragen von mir beantwortest.

Ich danke dir vielmals. War sehr nett von dir am Sonntag Abend Zeit für
wahrscheinlich trivialste VHDL-Fragen zu nehmen!

Danke!

Bin natürlich für alle Antworten der bisher noch offenen Fragen auch
sehr dankbar (anderer Thread).


Gruß
Alex