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Forum: FPGA, VHDL & Co. VHDL code in Verilog nutzen, wie?


Autor: Hartmut (Gast)
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Moin Leute,

ich habe mir einen SDRAM Controller von Opencores runtergeladen und
moechte ihn in mein Design einbinden. Der Sourcecode ist in VHDL und
mein Design in Verilog. Wie kann ich beide geschickt integrieren?

Mal eine generelle Frage: Wird es Zeit fuer mich zu VHDL umzusteigen?
Wird Verilog irgendwann ausgestorben sein?

Beste Gruesse aus der Ferne,
Hartmut

Autor: J. Z. (zennehoy)
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Eigentlich muesste es reichen, einfach den SDRAM Controller als Modul in
deinem Verilog Code einzubinden. Allerdings wirst Du es dann nicht mehr
mit dem freien ModelSim simulieren koennen, da dies keine Mixed-designs
unterstuetzt.
Austerben werden erstmal weder noch: in Deutschland ist VHDL
verbreitet, in den USA stehen die meisten Firmen auf Verilog.
Zen

Autor: Hartmut (Gast)
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Vielen Dank fuer die schnelle Antwort. Ich versuche es als Modul
einzubinden. Muesste eigenltihc klappen. Aufs Simulieren muss ich dann
eben verzichten.
Hartmut

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