internen SRAM richtig timen

Hi,

sieht man sich die DB zB zum Spartan2 an, so gibt es ein tolles Timing
Diagramm, in denen zu sehen ist, dass zB Adresse und DatenIn (DI) vor
der rising edge des clocks stabil anliegen sollen. Die
Instanzierungsbsp., die man nun zu Haufe bei xilinx.com findet, lassen
aber die Frage offen, wie man dies erreicht.

Ein Bsp. XAN053 zwigt ein Bild mit hübschen Gattern, welches jedoch die
Frage nach dem Timing bzgl. AD/DI ignoriert, auch gibt's kein Timing
dazu. XAN{228,229} ringt sich immerhin dazu durch, mit 2*clk zu
arbeiten, was konsequenter Weise halbe Schreib/Lese Takt des max.
Sysclk. zur Folge hat.

Habe ich eine AN übersehen?

Im Prinzip kann ich ja auch mittels clk180 arbeiten um AD, DI stabil
vor dem clk anzulegen. Handel ich mir da Ärger ein?

Viele Grüße
Olaf