Hallöchen, ich bin noch ziemlich neu mit VHDL und würde mich über ein bißchen Hilfe freuen. Ich programmiere einen MAX II, der Daten in einen FIFO von einem Cypress USB Chip schieben soll. Dabei soll er aber nur dann Daten reinschieben, wenn Daten vorhanden sind. (Siehe anderer Post über seriell zu parallel von mir). Die Umsetzzeit von dem SIPO-Prozess dauert halt ne Weile. Wie kann ich es machen NICHT jeden Takt in den FIFO zu schreiben? Habe versucht mit hochohmig schalten, aber hat nicht wirklich geklappt. Hat jemand ne Idee für mich? Vielen Dank Björn
>Wie kann ich es machen NICHT jeden Takt in den FIFO zu schreiben?
Normalerweise hat ein FIFO einen "write enable"-Eingang.
Damit legst Du fest, ob geschrieben wird oder nicht.
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