Hallo zusammen. Benutze einen Altera Cyclone EP1C6 um die Daten von zwei 16Bit-A/D-Wandlern zu verarbeiten. Die Datenrate (von ADC -> FPGA) wird am Anfang wohl so zwischen 20 und 65MSps/ADC liegen, später eventuell auch höher (bis 80/105). A/D-Wandler und FPGA sitzen auf dem gleichen Board und vermutlich so nahe beieinander wie ich es nur schaffen kann. Ist es sinnvoll über die wohl doch recht kurze Strecke hier aufgrund der hohen Datenrate differential signaling vorzusehen, oder eher überflüssig? Der Cyclone kommt bei differential signaling mit 640MSps klar und bei single-ended sind 250MHz Performance angegeben. Meine Anforderungen müssten also in jedem Fall locker erreicht werden. Falls ich die Zahlen von der Altera-Website richtig interpretiere... Da ich mit differential singnaling bisher keinerlei Erfahrungen etc. gemacht hab, wäre ich für n paar Tipps/Erfahrungswerte sehr dankbar. Den einzigen Vorteil von LVDS den ich hier erkennen kann ist dass sich Störungen eben nicht auswirken. Aber meiner Meinung nach macht das wohl erst für größere Strecken (>5-10cm, wenn noch andere bauteile dazwischen sind...)den Mehraufwand wett. merci schonmal für hilfreiche/weiterbildende Kommentare.
Ich würd's auf jeden Fall mit LVDS machen; ich hab schon schlechte Erfahrungen mit AD/DA-Wandlern + FPGA bezüglich Signalintegrität gemacht (ohne LVDS).
Würde auch auf jeden Fall LVDS machen. Da kannst Du nur gewinnen. Mache Dir keinen Stress mit Singleended Kest
Hatte halt die Überlegung, ev. bei single-ended zu bleiben, da die 2 ADCs ja sowieso singleended-Ausgänge besitzen und wenn ich diese nahe am FPGA platziere dann sind die Leitungen zwar sehr viele und dicht beieinander, aber doch auch einiges kürzer als wenn ich sie erst in ein differentielles umwandeln muss. Ob da so erhebliches Übersprechen zwischen den 2x16 Leitungen bei einigen MSps auftritt? Traten bei Euch den so erhebliche Probleme bei single-ended signaling auf? Wie hat sich das denn geäußert bzw. was waren denn genau die Schwierigkeiten dabei? LVDS ist ja solange auch noch nicht im "Geschäft"... oder?
Ok, ich hab's so verstanden, dass Du am ADC schon LVDS Ausgänge hast. Da Du Singleended Ausgänge hast, bräuchtest Du ja dann LVDS-Treiber, ohne geht es wohl nicht, oder? Also bleibt Dir nichts anderes übrig, als bei Singleended zu bleiben Zu LVDS: Das Händling von LVDS ist total unkompliziert. Man sollte hat aufpassen, dass man richtige Bänke im FPGA erwischt, denn oft kann man die nicht untereinander vertauschen. Beim Layout sollte man auch auf halbwegs parallele Leitungen und gleiche Länge achten, aber bei so kurzen Strecken wird es wohlkaum ins Gewicht fallen. Ob da mit Übersprechnungen zu rechnen ist - bestimmt. Die Frage ist nur, ob man es in Griff bekommt oder nicht. Sorry, leider ist alles, was ich hier schreibe "Wischi-Waschi", aber vielleicht kennt sich da jemand besser aus :-) Kest
Ich entwickle momentan ein Board mit ADCs und FPGA (allerdings XILINX), die ADCs liefern Daten mit 18GBit/s ans FPGA, wenn auch nur bei momentan 50 Msamples. Habe aber noch nie irgendein Problem mit der single-ended Übertragung gehabt. Die Signale waren immer schön sauber, obwohl ich lediglich einen 33R widerstand zwischen ein- und ausgängen habe. kenne hier auch niemand der sich auf die kurze strecken die mühe macht, lvds zu übertragen. Zum thema leitungen: auf jeden fall darauf achten, dass sie zumindest einigermassen gleich lang sind, dann gibts auch keine probleme. meld dich wenns noch / doch probleme gibt. viele grüsse david
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