Clock_Wizard - Verzögerter Ausgangstakt?

FPGA_Gast Gast #3854742 
Hallo. Ich verwende aus ISE heraus den IP Core Clock_Wizard 9.3. Der 
Eingangstakt berägt 50 MHz, der Ausgangstakt 100 MHz. Ich habe eine 
Test-Bench geschrieben, um was Verhalten zu simulieren. Es funktioniert, 
bis auf die Tatsache, dass der Ausgangstakt erst nach etwa 1 us anliegt. 
Kann mir wer das Verhalten erklären?
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daniel__m Gast #3857158 
hi,

ich sehe im Diagramm erst einmal keinen Fehler. "clk_sys" ist der 
Ausgang und es dauert etwas, bis er anfängt zu toggeln. "locked" wird 
erst gesetzt, wenn "clk_sys" auch stabil ist, also üblicherweise nochmal 
später. (ps: gut verwendbar, um einen BUF?CE zu betreiben, damit der 
Takt nach aussen hin erst dann aktiv ist, wenn er stabil ist).
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