Clock_Wizard - Verzögerter Ausgangstakt?

[FPGA_Gast (Gast)]

Hallo. Ich verwende aus ISE heraus den IP Core Clock_Wizard 9.3. Der 
Eingangstakt berägt 50 MHz, der Ausgangstakt 100 MHz. Ich habe eine 
Test-Bench geschrieben, um was Verhalten zu simulieren. Es funktioniert, 
bis auf die Tatsache, dass der Ausgangstakt erst nach etwa 1 us anliegt. 
Kann mir wer das Verhalten erklären?

[Bürovorsteher (Gast)]

Weil die PLL erst einschwingen muss und erst dann LOCK den Ausgang 
freigibt?

[Daniel R. (dan066)]

Auf dem Screenshot ist LOCK ja auch bei 1 us noch low. Hast du mal 
überprüft ob du den RESET wirklich drei bis sechs Takte hoch hältst? 
Sonst wird das nichts.

[daniel__m (Gast)]

hi,

ich sehe im Diagramm erst einmal keinen Fehler. "clk_sys" ist der 
Ausgang und es dauert etwas, bis er anfängt zu toggeln. "locked" wird 
erst gesetzt, wenn "clk_sys" auch stabil ist, also üblicherweise nochmal 
später. (ps: gut verwendbar, um einen BUF?CE zu betreiben, damit der 
Takt nach aussen hin erst dann aktiv ist, wenn er stabil ist).

[FPGA_Gast (Gast)]

Danke. Hatte die Hardware hinter dem Modul nicht im Hinterkopf gehabt.