Almost full flag

[rubs (Gast)]

Guten Abend

ich verwende für meinen Speicher(FIFO) einen Almost full flag.
Wenn dieser Flag den Wert '1' annimmt soll der "Datenfluss" an meinen 
zweiten Speicher weiter übergeben werden. Das Problem ist, dass der 
almost full Flag  egal wie lange ich simuliere nie zu '1' wird. Kann man 
eventuell selber im Fifo-Generator einstellen wann dieser auf '1' 
springt?

[user (Gast)]

am besten und mitteilen welches FPGA(zb. altera, xilinx, lattice, 
microsemi) oder ASIC?

[Christian R. (supachris)]

FIFO-Generator klingt nach Xilinx. Ich mach das immer so, dass ich die 
programmierbaren Flags nehme und die per Generic festlege. Dann kann ich 
für die Simulation einen viel kleineren Wert eintragen und muss keine 
tagelang simulieren lassen, um die Zustände zu provozieren. Das Almost 
Full kommt übrigens genau ein Wort vor dem Full.

[rubs (Gast)]

Das mit dem Generic wäre eine super Idee.
kannst du mir eventuell zeigen, wie du das in einen deiner Programmen 
realisiert hast? bzw den Codefragment senden. Ich weiß nicht wie ich es 
bei mir realisieren müsste


Es handelt um ein Xilinx-FPGA

[Christian R. (supachris)]

Naja, da ist ja nix dazu, einfach in der Entity oben ein generic am 
besten als Integer machen, den dann auf einen Vektor casten (kann ja ein 
constant sein) und den Vektor dann an den FIFO-Core anschließen.