gibt es so einen adc?

[Michael S. (rbs_phoenix)]

Hallo zusammen.
Ich habe neulich spaßeshalber nach ADCs gesucht, hab mir da etwas 
überlegt und wollte mal fragen, ob es sowas gibt oder ob da was gegen 
sprechen würde.

Es geht hierbei um eine konstante und mehr oder weniger kontinuierliche 
Wandlung.

1. Die Abtastrate ist quasi frei einstellbar. Mittels Quarz oder 
Oszillator wird ein relativ langsamer Takt angelegt, der dann via Teiler 
und PLL eingestellt werden kann. So ähnlich wie bei einem 
Microcontroller. Konfiguriert wird das System mittels Bus, z.B SPI.

2. Bei einem 8bit parallel - Wandler könnte man 16 Ausgangspins nehmen, 
in dem der letzte und der vorletzte Wert anliegt. Der Gedanke dabei ist, 
dass die Frequenz der Daten nur halb so groß ist. Bei 10 zu 5 MHz mag es 
Platzverschwendung sein, doch bei 500MHz zu 250MHz oder 800 zu 400 MHz 
macht es doch schon einiges aus, oder? Man könnte es natürlich auch mit 
32 Leitungen machen, so das statt 500MHz nur 125MHz rauskommen oder 
resp. statt 800MHz nur 200MHz. Macht sowas Sinn? Wird das schon so 
gemacht? Und wenn nicht, wieso nicht? Ich hab jetzt nicht so die Ahnung 
von HF Design, aber 800MHz stelle ich mir schon deutlich aufwendiger vor 
als 200MHz. Könnte man das nicht auch soweit ausreizen, bis die Impedanz 
keine wirkliche Rolle mehr spielt? Auf der anderen Seite bringt die 
Ersparnis auch nichts, wenn man dann "tausende" Signale hat. Wobei ich 
denke, dass 16 oder 32 Signale noch akzeptabel sind.

[Achim S. (Gast)]

Wenn ich deine Idee richtig verstanden habe, dann gibt es da.
Z.B. AD9054

[Michael S. (rbs_phoenix)]

Das ist nicht ganz was ich meine. Im Single Channel Mode ist er ja ein 
normaler parallel-ADC. Im Dual channel Mode ist es so wie im single 
channel Mode, nur dass man 2 Ports nutzt, damit die Daten länger an 
einem Port anliegen. Das was ich meine ist, dass DATA N und DATA N-1 
gleichzeitig gesetzt werden, an PortA und PortB. Davor dann DATA N-2 & 
DATA N-3. Der Vorteil ist dann, dass der Rechteck an Encode nur die 
Hälfte der Frequenz hätte. DATA N-1 würde also später als möglich 
kommen. In der Zeit wo Data N und Data N-1 anliegen, werden Data N+1 und 
Data N+2 gewandelt, wonach dann die beiden angelegt werden.