mikrocontroller.net

Forum: Mikrocontroller und Digitale Elektronik D-FlipFlop setup-/hold-time


Autor: Tim (Gast)
Datum:

Bewertung
0 lesenswert
nicht lesenswert
moin,

muss fuer die Uni ein D-FlipFlop in VHDL programmieren, nur leider
haben die uns zwar gesagt, wir sollen die Setup- und die HoldTime
beachten, aber nicht was das ist. Kann mir da jemand weiterhelfen? Um
die Uhrzeit bekommt man da natuerlich keinen Assi mehr.
Ist die Setup Time, die der Eingang seinen Zustand nicht aendern darf,
um den Ausgang anzugleichen? Sowas wie ne Sample-time?

TIM

Autor: Cpt (Gast)
Datum:

Bewertung
0 lesenswert
nicht lesenswert
Wenn ich mich gerade richtig erinnere, dann ist die Setup-Zeit, die Zeit
vor der Taktflanke in der das Signal stabil anliegen muß. Und die
Hold-Zeit, die nach der Taktflanke. Sonst erkennt die Eingangstufe des
FF den Pegel nicht. Aber eigentlich sollte das Synthesetool (für FPGA
etc.) die einhaltung dieser Zeiten automatisch durchführen ...

Gruß
Cpt

Autor: Tim (Gast)
Datum:

Bewertung
0 lesenswert
nicht lesenswert
Danke, das passt.

Autor: Stefan May (smay4finger)
Datum:

Bewertung
0 lesenswert
nicht lesenswert
@Cpt:

> Aber eigentlich sollte das Synthesetool (für FPGA
> etc.) die einhaltung dieser Zeiten automatisch durchführen ...

Damit hast Du Dich jetzt aber sehr sehr weit aus dem Fenster
rausgehängt. Die Synthesetools interessieren sich einen sch... um die
Setup-/Hold-Time. Die Verletzung der Setup/Hold-Time führt bei
Flip-Flops zu metastabilen Zuständen. Bei TI gibt es eine sehr gute
Einführung, die schon ein bisschen Älter ist. Läßt sich aber zu 100%
auch auf FPGA/CPLD/PAL usw. übertragen:

http://focus.ti.com/general/docs/lit/getliterature...

Verhindern kann man Metastabile Zustände übrigens nicht, nur die
Wahrscheinlichkeit für diese verringern. Umgehen kann man diese
Probleme auch, wenn die gesamte Logik nur mit einem einzigen Taktsignal
 versorgt wird. Sobald aber externe Signale ohne Taktbezug eingelesen
werden oder intern mehrere Clock-Domains benötigt werden, muß man sich
um diese Probleme selbst kümmern.

Mehr Hinweise und Literatur kann ich gerne geben, ich habe darüber eine
Studienarbeit geschrieben.

mfg, Stefan.

P.S. Falsches Forum, gehört eher in Programmierbare Logik

Autor: Cpt (Gast)
Datum:

Bewertung
0 lesenswert
nicht lesenswert
@Stefan

Die Antwort bezog sich jetzt auch eher auf die Aufgabenstellung. Wenn
ich ein simples D-FF implementiere, dann dürften doch kaum mehrere
Taktsignale im Spiel sein. Dachte ich jedenfalls. Ansonsten ist mir die
Problematik der metastabielen Zustände mittlerweile auch aus diversen
Vorlesungen bekannt. Verdränge ich nur manchmal ganz gerne :-) und das
sorgt dann für etwas Nachbesserungsbedarf bei der Synchronisation der
Übergänge von unterschiedlichen "Taktinseln".

Grüße
Cpt

Antwort schreiben

Die Angabe einer E-Mail-Adresse ist freiwillig. Wenn Sie automatisch per E-Mail über Antworten auf Ihren Beitrag informiert werden möchten, melden Sie sich bitte an.

Wichtige Regeln - erst lesen, dann posten!

  • Groß- und Kleinschreibung verwenden
  • Längeren Sourcecode nicht im Text einfügen, sondern als Dateianhang

Formatierung (mehr Informationen...)

  • [c]C-Code[/c]
  • [avrasm]AVR-Assembler-Code[/avrasm]
  • [code]Code in anderen Sprachen, ASCII-Zeichnungen[/code]
  • [math]Formel in LaTeX-Syntax[/math]
  • [[Titel]] - Link zu Artikel
  • Verweis auf anderen Beitrag einfügen: Rechtsklick auf Beitragstitel,
    "Adresse kopieren", und in den Text einfügen




Bild automatisch verkleinern, falls nötig
Bitte das JPG-Format nur für Fotos und Scans verwenden!
Zeichnungen und Screenshots im PNG- oder
GIF-Format hochladen. Siehe Bildformate.
Hinweis: der ursprüngliche Beitrag ist mehr als 6 Monate alt.
Bitte hier nur auf die ursprüngliche Frage antworten,
für neue Fragen einen neuen Beitrag erstellen.

Mit dem Abschicken bestätigst du, die Nutzungsbedingungen anzuerkennen.