D-FlipFlop setup-/hold-time

Wenn ich mich gerade richtig erinnere, dann ist die Setup-Zeit, die Zeit
vor der Taktflanke in der das Signal stabil anliegen muß. Und die
Hold-Zeit, die nach der Taktflanke. Sonst erkennt die Eingangstufe des
FF den Pegel nicht. Aber eigentlich sollte das Synthesetool (für FPGA
etc.) die einhaltung dieser Zeiten automatisch durchführen ...

Gruß
Cpt

Danke, das passt.

@Cpt:

> Aber eigentlich sollte das Synthesetool (für FPGA
> etc.) die einhaltung dieser Zeiten automatisch durchführen ...

Damit hast Du Dich jetzt aber sehr sehr weit aus dem Fenster
rausgehängt. Die Synthesetools interessieren sich einen sch... um die
Setup-/Hold-Time. Die Verletzung der Setup/Hold-Time führt bei
Flip-Flops zu metastabilen Zuständen. Bei TI gibt es eine sehr gute
Einführung, die schon ein bisschen Älter ist. Läßt sich aber zu 100%
auch auf FPGA/CPLD/PAL usw. übertragen:

http://focus.ti.com/general/docs/lit/getliterature.tsp?literatureNumber=sdya006&fileType=pdf

Verhindern kann man Metastabile Zustände übrigens nicht, nur die
Wahrscheinlichkeit für diese verringern. Umgehen kann man diese
Probleme auch, wenn die gesamte Logik nur mit einem einzigen Taktsignal
 versorgt wird. Sobald aber externe Signale ohne Taktbezug eingelesen
werden oder intern mehrere Clock-Domains benötigt werden, muß man sich
um diese Probleme selbst kümmern.

Mehr Hinweise und Literatur kann ich gerne geben, ich habe darüber eine
Studienarbeit geschrieben.

mfg, Stefan.

P.S. Falsches Forum, gehört eher in Programmierbare Logik

@Stefan

Die Antwort bezog sich jetzt auch eher auf die Aufgabenstellung. Wenn
ich ein simples D-FF implementiere, dann dürften doch kaum mehrere
Taktsignale im Spiel sein. Dachte ich jedenfalls. Ansonsten ist mir die
Problematik der metastabielen Zustände mittlerweile auch aus diversen
Vorlesungen bekannt. Verdränge ich nur manchmal ganz gerne :-) und das
sorgt dann für etwas Nachbesserungsbedarf bei der Synchronisation der
Übergänge von unterschiedlichen "Taktinseln".

Grüße
Cpt