Xilinx ISE: RTL mit components nur oberster Level sichtbar

Hallo miteinander

Bei Xilinx hat man in der ISE ja das äusserst praktische Tool um das RTL 
anzuzeigen. Hat bis jetzt auch wunderbar funktioniert. Nun wollte ich 
mit Komponenten und Instanzen arbeiten und plötzlich ist nur noch das 
"Schemasymbol" der obersten Ebene sichtbar. Selbst wenn vorher die 
einzelnen Komponenten ohne Instanzen ein sauberes RTL-Schema hatten.

Kann mir jemand sagen, ob ich was falsch mache oder hat da die ISE ein 
Problem? Man sollte doch immer noch bis auf die Gater hinunter das 
Design anschauen können? oder nicht?

Besten Dank
Mfg
Patrick