Gast
#269629
Hallo, ich habe einen TDA8703 AD Wandler vor mir. http://www.semiconductors.philips.com/acrobat_download/datasheets/TDA8703_3.pdf Möchte ihn mit 2 bis max. 10 Mhz betreiben. Um damit meine CCD Zeile auszulesen, habe also noch ne Menge Timing Arbeit mit ASM vor mir... Habe eine Schaltung, basierend auf S.14 im Datenblatt, aufgebaut und bin damit kläglich gescheitert, da ich die digitale und analoge Versorungsspannungen und Grounds nicht getrennt habe. Der CLK lag bei diesem Design praktisch auf fast jedem Signal mit drauf, ins Besondere auch auf dem Input... Möchte es nun besser machen und habe dazu folgende Fragen: 1) Datenblatt S.14, Grounds an VCCD und VCCO müssen DGND sein? 2) Datenblatt S.14, "CLK should be decoupled to the DGND with a 100nF capacitor, if a TTL Signal is used on CLK". CLK(invers) ist ja mit 100pF entkoppelt, jetzt also auch bei CLK einen 100nF parallel zum CLK gegen AGND? 3) Reicht es die Massen möglichst lange zu trennen und an einem Punkt nahe der Versorgung zusammenzuführen, oder gibt es noch einen andere/bessere Methode? 4) Wie berechne ich mir die Größe einer (nötigen?) Entkopplungs Spule zwischen VccA und VccD? Danke schonmal!