[Libero] HDL-Netlist Core einfügen

[olpo (Gast)]

Hallo,


ich komme aus der Xilinx-Welt.
Jetzt arbeite ich das erste mal mit Microsim/Actel Libero.

Ich habe in Xilinx einen PCore, der aus HDL & Netlist besteht.

Weiß jmd, wie ich den in mein Libero Design einfügen kann?

Am liebsten Schritt für Schritt Erklärung :)
aber ich bin für jeden Hinweis dankbar.

[berndl (Gast)]

HDL: 'echtes' VHDL oder Verilog (dann kein Problem) oder 
Komponenteninstanzieerung? (bei letzterem: Keine Chance)
Netlist: Keine Chance

[olpo (Gast)]

Hallo,


das sind normale, editierbare HDL-Dateien.
Ich weiß aber nicht, was du mit Komponenteninstanziierung meinst.

Und warum meinst du, daß Netlisten nicht eingefügt werden können?
Eine Netlist ist doch Plattform-unabhängig, oder?

[user (Gast)]

Eine Netzliste aus Xilinx-Elementen ist nicht Platformunabhängig.
Eine Netzliste aus Gattern/FlipFlops schon.
Wenn es lesbarer VHDL-Code ist also nicht verschlüsselt, dann kannst du 
die nichtplatformunabhängigen Elemente nachbilden.

[olpo (Gast)]

Das sind NGC-Files von Xilinx Core-Generator.
Die scheinen echt Plattform-abhaengig zu sein.

Also wenn ich meine Xilinx Board nur als Prototyp-Plattform nutze, dh. 
meine PCores auch auf anderen Plattformen nutzen moechte, dann darf ich 
nie Core-Generator bzw. NGC-Files verwenden?
Beschiss!

[Duke Scarring (Gast)]

Du kannst Dir evtl. eine Netzliste im EDIF-Format generieren. Das ist 
zumindest lesbares ASCII. Aber die Chancen, das das herstellerunabhängig 
ist dürften gering sein.
Möglicherweise klappt es mit dem Simulationsmodell des Cores.

Unabhängig bist Du nur, wenn Du auf die Schmankerl der Hersteller 
verzichtest.

Duke

[olpo (Gast)]

ja, das habe ich auch gesehen, dass man die NGC in HDL oder EDIF 
umwandeln kann.

Das scheint aber nur fuer Simulation etc. und es fuer den Menschen 
lesbar machen zu sein.
Aber nicht fuer Plattform-Portierung.


Lektion gelernt.