XILINX ISE zwie DCM's

Warum nimmst dafür zwei DCM? Einer sollte doch auch beide Takte ausgeben 
können?

Ich nehme mal an, du hast beide DCMs per CoreGenerator
erzeugt: in diesem Fall treibt eine Clock zwei BUFG
(je ein BUFG für den DCM-Clockeingang), erlaubt ist
aber nur einer.
Abhilfe: entweder den generierten Code nachbearbeiten
(eine Clock, ein BUFG, zwei DCMs und daran 2 weitere
BUFGs für die Ausgabe-Clocks) oder den Code als
Schablone für eine eigene Komponente mit 2 DCMs
verwenden. Es gibt noch weitere Möglichkeiten,
versuchs aber erstmal so.
Schau mal im RefMan nach, da wird das ausführlich erklärt.

Das Thema kam schon mehrfach in der FPGA newsgroup auf. Einer der Gurus 
dort meinte, dass Xilinx etwas an den Default-Werten umgestellt habe und 
es seit einigen Versionen diese Probleme gäbe. Liegt am CoreGen. Dort 
muss man die Buffers rausnehmen.

@Valko Zapalko:
Ja, ist mir klar. Ich hab die clock wie im Code gezeigt durch die Buffer 
gejagt und dann mit 2 DCM's verbunden.

@Eddy:
Das geht leider nicht. Mit einem Virtex 6 wäre es (vermutlich) kein 
Problem. Ich habe auch schon versucht 2 DCM's hintereinander zu schalten 
aber da treffe sich wieder 2 Buffer und ich bekomme die selbe 
Fehlermeldung.

@Sigi:
Vermutlich bleibt mir nichts anderes übrig. Vielleicht kann ich mit der 
Line Rate in den DCM's tricksen.

@E.M.:
Danke. Xilinx stellt immer etwas um und wir haben dann Stress.
;)

Bussi
Sandy

Eddy hat recht, da deine Output Takte im Verhältnis 1:2 stehen.
Der DCM liefert dir gleichzeitig auch den doppelten Takt. Dann geht's 
auch nur mit einem DCM.
CLK0=75 MHz und CLK2X=150 MHz

@Kaio:
Mein Systemtakt ist 100MHz.
Wenn ich den auf 75MHz (oder 150MHz) runtertakte (mit DCM) habe ich 
wieder 2 Buffer in Serie. Einen externen Takt kann ich nicht 
anschließen.

Bussi
Sandy