Minimale Hold Constraints

Fpga I. (fpga-ing) OP 03.11.2015 12:06 #4334212

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Hallo zusammen,

kann ich im Lattice Diamond eine "minimale" Hold Zeit für Eingänge 
constrainen?

Meine Fragestellung lautet, wie weit muss eine Eingangssignal Änderung 
mindestens von der Clk Flanke weg sein, damit sie garantiert nicht mehr 
in diesem Takt behandelt wird.

Viele Grüße
FpgaIng

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Markus F. Gast 03.11.2015 16:37 #4334553

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Ich glaube eher, die Frage muss lauten "wie weit muss der Takt von den 
Datenwechseln weg sein und wie constraine ich die IOs, damit das der 
Fall ist",

Bei Xilinx könnte ich es Dir sagen.

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