Hallo zusammen, kann ich im Lattice Diamond eine "minimale" Hold Zeit für Eingänge constrainen? Meine Fragestellung lautet, wie weit muss eine Eingangssignal Änderung mindestens von der Clk Flanke weg sein, damit sie garantiert nicht mehr in diesem Takt behandelt wird. Viele Grüße FpgaIng
Gast
#4334553
Ich glaube eher, die Frage muss lauten "wie weit muss der Takt von den Datenwechseln weg sein und wie constraine ich die IOs, damit das der Fall ist", Bei Xilinx könnte ich es Dir sagen.
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