Quartus + Qsys : SW Accessable FIFO

[alt_s (Gast)]

Hi,

ich hab mir ein System in Qsys zusammengebaut(NIOS2, Speicher, LEDs 
etc.).
Läuft auch schon, habs mit einem einfachen C-Code getestet.
Jetzt komm ich aber zum Problem:

Ich hab mir einen eigenen IP-Core geschrieben. Jetzt hätte ich gerne 
eine FIFO für Daten.
IP-Core generiert Daten, speichert sie in FIFO ab, über SW hol ich sie 
mir wieder raus.
Was ist die einfachste Möglichkeit um das zu realisieren. Ich hab 
gesehen das es die SCFIFO gibt, allerdings muss man dazu einen 
readrequest machen.
Bei Xilinx nehme ich einfach eine RDFIFO und das ganze ist wunderbar 
einfach, auch und vor allem, aus SW - Seite zu bedienen.
Wie geht das mit Quartus + Qsys?

[FPGA-Ingenieur (Gast)]

Ich kenne das von vom alten SOPC-System. Da konnte man einen eigenen 
Core wrappen und sich das Passende selber bauen. Das müsste im Qsys auch 
irgendwie gehen. Solange man keine asynchronen FiFos braucht kann man 
sich die auch selber mit einem RAM bauen.