PLL Ausgang und Holdzeit Probleme

[Fpga I. (fpga-ing)]

Hallo zusammen,

An meinem FPGA ist ein externer 100 MHz Takt angeschlossen. Intern 
verwende ich für die meisten Komponenten einen 50MHz Takt.
Nun benötige ich aber auch einige Module, die mit 100MHz laufen müssen, 
damit ich alle Berechnungen rechtzeitig fertig bekomme. Es handelt sich 
um den XP2 Baustein.

Eine PLL erhält einen erhält den externen 100 MHz Takt und generiert 
daraus den 50MHz Takt (CLKOP), weiterhin wird der 100 MHz Takt über 
CLKOS ausgegeben, indem der Bypass Haken gesetzt wird.
--> 1. Bringt es Vorteile oder Nachteile, den CLKOS Ausgang zu 
verwenden, anstatt direkt den CLK Eingangspin zu verwenden?

Bei o.g. System erhalte ich Hold-Timingverletzungen.
Konkret geht es dabei um ein Signal aus der 50MHz Domain, welches an den 
Dateneingang eines Dual Port Block Ram in der 100 MHz Domain 
angeschlossen ist. Die Daten  sind sowohl einen 50MHz Takt vor dem Write 
Enable des Block RAM als auch einen 50MHz Takt danach stabil, sodass 
diese Warnings prinzipiell ignoriert werden könnten.
--> 2. Wie kann ich mein Lattice Diamond davon überzeugen, dass auch das 
Hold Timing passt? Mit Multicycle Constraints kann ich ja nur die Setup 
Zeit verlängern, oder?

Viele Grüße
FPGA-ING