BeMirco CV Cyclone V DDR3 RAM Contoller mit UNIPHY

Sowohl der FPGA als auch dein Memory-Chip benötigen einen externen 
Kalibrierwiderstand, diese sollten bereits auf deinem Board drauf sein.
Pass beim FPGA auf dass er meherere OCT-Blöcke hat, die aber dann 
abhängig von der jeweiligen VCCIO sein können.

Dein Memory-Controller hat das ODT-Signal um die Terminierung im 
RAM-Chip umzuschalten. Dies ist bei dir im FPGA ein Ausgang, während 
RZQ-Pin (=OCT) ein Input ist.

Du hast in deinem Design wohl fälschlicherweise dem OCT-Pin eine 
Serienterminierung zugewiesen, das sollte so aber nicht sein. Es gibt in 
dem IP-Core-Verzeichnis eine Datein - glaube der name ist 
pin_assignments.tcl - welche sämtliche IO-Assignments (Standards, 
Clock-Netzwerke, ...) automatisch macht. Du solltest also alles löschen 
außer die Pin-Zuweisung, also Ort, und das Script ausführen ("Run 
TCL-Script...").



Kurz: Im wesentlichen ist dein Problem dass Inputs keine 
Serienterminierung unterstützen und sich nun der Fitter beschwert. Du 
hast es aber in deinen Assuginments aber wohl eingetragen.

Achja, um den dedizierten Memory-Controller im CycloneV zu verwenden 
musst du auch dedizierte Pins verwenden. Die Pins Stehen im Excel-Sheet, 
das du bei Altera runterladen kannst.