Hallo zusammen, ich hoffe mit meiner Anfrage das richtige Unterforum erwischt zu haben. Sofern dem nicht so sein sollte: Sorry und bitte verschieben! Ich bin gerade dabei mich mit dem Design von SRAM Zellen auseinanderzusetzen und bin nun auf folgendes Problem gestoßen: Mit Hilfe der Cadence Toolchain, in diesem Falle des Virtuoso Tools, habe ich mir eine Standard SRAM Zelle aus 6 Transistoren nachgebaut, d.h. 2 kreuzgekoppelte Inverter und jeweils zwei Access Transistoren, um die Zelle mit den beiden Bitlines zu verbinden. Ich möchte nun jeweils einen Schreib- und einen Lesevorgang simulieren. Hat hier jemand vielleicht eine Idee, wie ich dafür eine geeignete Testschaltung baue, in die die SRAM Zelle eingebettet wird? Eigentlich müsste an die Bitlines jeweils ein Kondensator angeschlossen werden, um die parasitäre Kapazität einer Bitline zu modellieren, aber ich habe keine Ahnung wie man diese dimensionieren sollte. Als Grundlage dient eine TSMC 90nm Techlib. Hilfe ist erbeten! Vielen Dank schon mal dafür! Peter
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