DRAM Probleme bei Integration

[Sandra (Gast)]

Hallo,

Ich verstehe folgenden Zusammenhang aus meinem Skript nicht:
Die minimale Speicherfläche ist bei 1 M DRAM erreicht. Bei einer 
Speicherfläche von 10 mikrometer^2 und Oxidschichtdicke von 30 nm und 
einer Dielektrizitätszahl von 3.9 erreicht man eine Speicherkapazität 
von 50 fF.
Die Gründe dafür, sind die Alphastrahlung und Kapazität der 
Datenleitung.

Danach steht folgendes:
Die Folgen für die Entwicklung der Speicherzellen:
Speicherzellenfläche bleibt ab 1M DRAM konstant
Bei einer Speicherfläche von 10 mikrometer^2 hat man eine 
Speicherkapazität von 30 fF. Aber der Trend geht in Richtung der 
Halbierung der Fläche pro Generation.

Sprich man kann keine Kapazität von 50 fF realisieren aufgrund der 
Fehleranfälligkeit? Kann mir jemand bitte diesen Abschnitt erklären?

[Andreas S. (Firma: Schweigstill IT) (schweigstill)]

Kann es sein, dass der Dozent in seinem Skript und vermutlich auch in 
seiner Vorlesung einfach auf dem Stand der 1980er Jahre stehengeblieben 
ist?

[Achim S. (Gast)]

Vielleicht solltest du die Angaben aus dem Skript lieber wörtlich 
zitieren. Das von dir geschriebene klingt so, als sei mit dem 1M-Chip 
das Ende der Fahnenstange erreicht. In Anbetracht dessen, dass aktuelle 
DRAMs mehr als 1000 mal so viel Speicherkapazität haben (auf der 
ungefähr gleich Chipfläche) hoffe ich mal, dass ich die von dir 
wiedergegebene Beschreibung im Skript falsch verstanden habe.

Was im Skript vielleicht gemeint war:
man braucht eine gewisse Mindestkapazität pro Zelle. Würde die 
Zellkapazität zu klein, dann reicht sie nicht mehr für den notwendigen 
Spannungshub auf der Bitleitung aus. Außerdem steigt das Risiko, dass 
ein einzelnes Alphateilchen genug Störung einbringt, um die Zelle ganz 
zum Kippen zu bringen.

Die im Skript genannten 50fF pro Zelle sind imho auch heute noch die 
typische Größenordnung (irgendwas zwischen 15fF und 50fF, je nach 
Hersteller und Prozess). Nur braucht man heute eben keine 10µm^2 mehr 
dafür sondern weit unter 1µm^2

[Sandra (Gast)]

Tut mir Leid, hier jetzt wortwörtlich:

Probleme bei Integration von DRAM Speicherzellen
- minimale Speicherfläche bei 1M DRAM erreicht
Speicherfläche: 10 mikrometer^2, Oxiddicke: 30nm, DE=3,9 --> Kapazität 
der Speicherzelle 50fF
-Gründe: alpha-Strahlung und Kapazität der Datenleitung

Folgen für Entwicklung der Speicherzelle:
Speicherzelle bleibt bei 1 M DRAM konstant
Speicherfläche: 10 mikrometer^2, SpeicherKapazität: 30fF
Aber: Trend in Richtung A/2 pro Generation --> Flächenbedarf muss weiter 
sinken

Danach folgen 3D Realisierungen

[Achim S. (Gast)]

Na, dann stammt der Skriptschreiber wohl noch aus der 
Siemens-Halbleiterei und das letzte Update des Skripts ist >25 Jahre 
alt.

Womit der Schreiber heute noch recht hat: man nutzt das Si tatsächlich 
stärker in der dritten Dimension, als es zu Zeiten des 1MBit DRAM üblich 
war.

Heute übliche Strukturgrößen sind im Bereich 30nm, die Einzelzelle 
braucht typisch 6*F^2 (also ~0,005 µm^2). Alles nur ganz grob geschätzt, 
ein halbes Jahr später sind die Zahlen eh schon wieder veraltet.

[Noch einer (Gast)]

> man nutzt das Si tatsächlich stärker in der dritten Dimension

Genialer Trick!

Vor 30 Jahren waren die radioaktiven Verunreinigungen im Gehäuse das 
Problem. Hat man Heute im Griff.

Übrig blieben 1 Alphateil pro cm² und Jahr aus nicht abschirmbarer 
Höhenstrahlung. Mit dem 3D Aufbau werden die Chips so klein, dass man 
diese Speicherfehler gegenüber den Softwarefehlern vernachlässigen kann.