Hallo
bin noch bisschen neu in FPGA und frage mich ob meine Logik in
nachfolgendem Code bzgl. synchronem Design richtig ist?
Der A/D-Wandler sampelt mit der pos. Taktflanke, bei der neg. Flanke
stehen die Daten am Ausgang bereit.
Der D/A-Wandler übernimmt mit der pos. Taktflanke die Eingangsdaten und
gibt sie aus.
Ist der Code nun so richtig gedacht oder wäre es sinnvoller überall
@posedge zu verwenden und stattdessen die CLK-Signale einfach in der
assign-Anweisung invertieren?
Ich hoffe man versteht den Code trotz Verilog, die Hardware versteht
ihn.
1 | /*
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2 | CLK Oscillator 50 MHz
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3 | ADCLK Clock für AD-Wandler, L-H Sample, H-L Daten bereit
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4 | DACLK Clock für DA-Wandler, L-H Latch
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5 | clk_50 50 MHz Clock für AD-Wandler
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6 | clk_200 200 MHz Clock für DA-Wandler, Sys
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7 | */
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8 |
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9 | module top(
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10 | input CLK,
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11 | output ADCLK,
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12 | output DACLK,
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13 | input [7:0] AD,
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14 | output [11:0] DA
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15 | );
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16 |
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17 | reg [7:0] data_in; // Eingangsregister
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18 | reg [11:0] data_out; // Ausgangsregister
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19 | reg [11:0] data_tmp; // Temporäres Register
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20 |
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21 | wire clk_50;
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22 | wire clk_200;
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23 |
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24 | pll p1 (.inclk0(CLK), .c0(clk_50), .c1(clk_200));
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25 |
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26 | assign ADCLK = clk_50;
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27 | assign DACLK = clk_200;
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28 |
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29 | assign DA = data_out;
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30 |
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31 | // AD-Wandler mit fallender Flanke AD-Clk einlesen
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32 |
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33 | always @(negedge clk_50)
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34 | begin
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35 | data_in <= AD;
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36 | end
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37 |
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38 | // DA-Ausgangsregister mit fallender Flanke DA-Clk beschreiben
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39 |
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40 | always @(negedge clk_200)
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41 | begin
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42 | data_out <= data_tmp;
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43 | end
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44 |
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45 | // Daten aus Eingangsregister in temp. Register übernehmen, evtl. manipulieren
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46 |
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47 | always @(posedge clk_200)
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48 | begin
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49 | data_tmp <= data_in >> 4; // Von 8 -> 12 bit
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50 | end
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51 |
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52 | endmodule
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