Ich hab nen schönen Clk Multiplexer im Xilinx CoolrunnerII XC2C32 implementiert mit sauberen Übergang von einem zum anderen CLK usw. Eingangsfrequenzen 20 MHz und 14,53125 MHz von Quarzoszillatoren. die Betriebsspannungen habe ich mit Ferritbits und 100nF abgeblockt. 4-Lagen LP mit schöner GND und VCC Plane. der Ausgangsclock kommt dann auf mehreren Pins phasengleich raus. leider kommt es zu Überschreitungen der EMV Pegel (EMV Labor Messung) schön bei 7x 8x 9x fachen der Inputfrequenzen usw. Die Ausgänge habe ich schon mit Serienwiderstände 100Ohm bis 1KOhm getestet (geht weil die nächsten geklockten Eingänge Schmitt Trig sind). Aber.... nichts zu machen. diese Frequenzen machen schön jeden Empfänger dicht. Muss ich diese CPLDs im geschirmten Gehäuse betreiben ??? Spread-Spektrum-Oszillatoren sind keine Lösung für mich !!! Die EMV Ing.'s und Xilinx waren bis jetzt jedenfalls keine Hilfe. Wer Teil seine Erfahrungen mit mir ????
Gast
#296914
Slew Rate SLOW schon getestet nehme ich an... Wirds besser, wenn man eine Kupferfolie (auf GND) über das CPLD legt ?
Ja Ja Slew Rate auf "SLOW" hab ich natürlich eingestellt vergas es zu erwähnen Kupferfolie auf den PLD hab ich probiert aber dämpft die Sache auch nur Mikromal.
Antwort schreiben
Bitte melde dich an, um einen Beitrag zu schreiben.