Hallo! Ich arbeite jetzt seit einigen Tagen mit dem Xilinx ISE 7.1 Webpack und dem Modelsim Simulator. Eigentlich funktionierte alles soweit gut, aber jetzt scheint es immer häufiger dazu zu kommen, dass Modelsim mit einer älteren Version meiner VHDL Dateien zu arbeiten scheint (obwohl ich diese Dateien in ISE geändert und gespeichert habe). Ich habe nun extra einen Port "TestSimulator" als std_ulogic_vector eingerichtet, den ich abwechselnt mit "11110000" und "00001111" initialisiere. Wenn der Simulator noch den vorherigen Wert anzeigt, sehe ich nun, dass dieser anscheinend mit der letzten Version der VHDL Dateien arbeitet... Nach einigen Neustarts beider Programme klappt es dann in der Regel wieder für eine Simulation. Ich bin echt ratlos... Kann mit jemand einen Tipp geben? André
Hallo! Hat sich erledigt... Ich war nur zu doof... Im Modelsim hätte ich beide VHDL Dateien neu compilieren müssen, anscheinend habe ich aber immer nur eine neu compiliert. Ich war in dem Irrglauben, dass die anderen dazugehörigen VHDL Dateien gleich mit neu compiliert werden... Grüße André
Bitte melde dich an um einen Beitrag zu schreiben. Anmeldung ist kostenlos und dauert nur eine Minute.
Bestehender Account
Schon ein Account bei Google/GoogleMail? Keine Anmeldung erforderlich!
Mit Google-Account einloggen
Mit Google-Account einloggen
Noch kein Account? Hier anmelden.