Forum: FPGA, VHDL & Co. State Maschine mit STATECAD


von Axel (Gast)


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Hallo zusammen.

Habe ein Problem mit dem STATECAD Tool. Und zwar will ich eine
State-Maschine, welche mit Xilinx 4.1 erzeugt wurde, mit dem neuen Tool
STATECAD "nachbauen".
In der alten Version war es möglich, innerhalb eines States mit if then
oder when Anweisungen zu arbeiten. Ich möchte also innerhalb eines
States irgendwelche Ausgänge setzen, wenn irgendwelche anderen
Bedingungen (externe Inputs) erfüllt sind ohne einen neuen State zu
erzeugen.
Aber der Compiler meckert es immer an, wenn ich If Anweisungen
innerhalb des States benutze. (if is an reserved name....)
Wie kann ich nun innerhalb eines States if Anweisungen realisiern?
Wäre euch echt dankbar wenn ihr mir helfen könnt.

Axel

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