mikrocontroller.net

Forum: FPGA, VHDL & Co. State Maschine mit STATECAD


Autor: Axel (Gast)
Datum:

Bewertung
0 lesenswert
nicht lesenswert
Hallo zusammen.

Habe ein Problem mit dem STATECAD Tool. Und zwar will ich eine
State-Maschine, welche mit Xilinx 4.1 erzeugt wurde, mit dem neuen Tool
STATECAD "nachbauen".
In der alten Version war es möglich, innerhalb eines States mit if then
oder when Anweisungen zu arbeiten. Ich möchte also innerhalb eines
States irgendwelche Ausgänge setzen, wenn irgendwelche anderen
Bedingungen (externe Inputs) erfüllt sind ohne einen neuen State zu
erzeugen.
Aber der Compiler meckert es immer an, wenn ich If Anweisungen
innerhalb des States benutze. (if is an reserved name....)
Wie kann ich nun innerhalb eines States if Anweisungen realisiern?
Wäre euch echt dankbar wenn ihr mir helfen könnt.

Axel

Antwort schreiben

Die Angabe einer E-Mail-Adresse ist freiwillig. Wenn Sie automatisch per E-Mail über Antworten auf Ihren Beitrag informiert werden möchten, melden Sie sich bitte an.

Wichtige Regeln - erst lesen, dann posten!

  • Groß- und Kleinschreibung verwenden
  • Längeren Sourcecode nicht im Text einfügen, sondern als Dateianhang

Formatierung (mehr Informationen...)

  • [c]C-Code[/c]
  • [avrasm]AVR-Assembler-Code[/avrasm]
  • [vhdl]VHDL-Code[/vhdl]
  • [code]Code in anderen Sprachen, ASCII-Zeichnungen[/code]
  • [math]Formel in LaTeX-Syntax[/math]
  • [[Titel]] - Link zu Artikel
  • Verweis auf anderen Beitrag einfügen: Rechtsklick auf Beitragstitel,
    "Adresse kopieren", und in den Text einfügen




Bild automatisch verkleinern, falls nötig
Bitte das JPG-Format nur für Fotos und Scans verwenden!
Zeichnungen und Screenshots im PNG- oder
GIF-Format hochladen. Siehe Bildformate.
Hinweis: der ursprüngliche Beitrag ist mehr als 6 Monate alt.
Bitte hier nur auf die ursprüngliche Frage antworten,
für neue Fragen einen neuen Beitrag erstellen.

Mit dem Abschicken bestätigst du, die Nutzungsbedingungen anzuerkennen.