Ich setze einen SpartanII von Xilinx ein und inzwischen sind alle "normalen" I/O-Portpins belegt. Da ich im Design nur einen Clock benötige, sind am SpartanII noch 3 weitere Clockeingänge frei, die laut Datenbaltt auch als Inputs verwendet werden können sollen. Wenn ich den Clock-Eingang direkt als normalen Input (kein Clock) verwenden möchte, so bekomme ich folgende Fehlermeldungen (Error => lässt sich nicht synthetisieren): ERROR:Pack:1107 - Unable to combine the following symbols into a single IOB component: PAD symbol "XFPGA_MISO" (Pad Signal = XFPGA_MISO) BUF symbol "XFPGA_MISO_IBUF" (Output Signal = XFPGA_MISO_IBUF) Each of the following constraints specifies an illegal physical site for a component of type IOB: Symbol "XFPGA_MISO" (LOC=T8) Please correct the constraints accordingly. Wenn ich den Clock-Eingang über einen IBUFG leite, bekomme ich folgende Fehlermeldungen (nur Warnungen): WARNING:NgdBuild:477 - clock net 'FPGA_MISO' has non-clock connections. These problematic connections include: ... WARNING:NgdBuild:478 - clock net 'FPGA_MISO_NochEntprellen' drives no clock pins Wie muss ich vorgehen, wenn ich das Signal am Clock-Eingang lediglich als normales Input-Signal auswerten möchte? Freue mich über Eure Ratschläge und Hilfe.
Wenn Du den Clock-Eingang über einen IBUFG leitest, geht es dann? Wenn ja musst Du die Warnung einfach ignorieren. Siehe: http://www.doc.ic.ac.uk/~akf/handel-c/cgi-bin/forum.cgi?msg=413 Feadi
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