Ausgänge vordefinieren

Hallo,

vielleicht kann mir jmd. einen Tip geben:
Ich möchte in meinem VHDL Code Ausgänge vordefinieren, ohne zusätzliche
Signale einzufügen. Dies geht jedoch nicht auf die Weise, wie es bei
Signalen möglich ist. Könnte man nicht mit Pullup's, Pulldown's
arbeiten?
Spricht prinzipiell was dagegen innerhalb eines Processes direkt den
Ausgang zu beschreiben, ohne ein Hilfsignal zu nutzen?

Danke für jeden Tip!
Daniel