CLK von 10 MHz

Hi Sergio,

das wird schwierig, die PLLs und DCMs in FPGAs benötigen
meist einen Mindest-Takt der so um die 10-20 MHz liegt.
Da wirst Du einen speziellen Clock-IC bemühen müssen,
da sollte sich was finden lassen.

Wie groß darf denn der Jitter sein?
Wenn der unkritisch ist könnte man aus einem höheren Takt (z.B 100MHz)
per Teiler die 10MHz erzeugen und diesen Teiler mit jeder steigenden
Flanke des 1MHz Signals korrigieren.
Viele Grüße
TobiFlex

ICh versuche die Taktsignal mit VHDL kriegen.

Danke schön und Grüße,

Sergio