|
Anzeige
|
Systemtakt eines Alterea FPGA ausgeben
Gast
#297624
Ich möchte den (recht mies aussehenden) Systemtakt eines FPGA auf einem Port ausgeben. Direkts Durchschleifen führt zu einem asymmetrischen duty cycle, der auch so rein kommt, wobei die Signalqualität noch verschlechtert wird. Nun kenne ich vom Xilinx die DDR-Zell-Architektur, wo mit steigender und fallender Flanke des Taktes ein neuer Takt erzeugt wird. Das würde die Signalqualität verbessern, aber den DC nicht zu 50:50 oder ?
Gast
#297625
Wie wäre es mit einem dedicated PLL Ausgang? Bei der PLL kannst du dann auch einstellen wie der Duty Cycle aussehen soll. Gruß Jörn
Gast
#297626
Der Takt muss an und abgeschaltet werden bzw gepulst kommen. Die Erfordernisse kommen aus einer fsm eines anderen Funktionsblocks des FPGA. Statisch rausgeben, wäre einfach, ja. Antwort schreibenBitte melde dich an, um einen Beitrag zu schreiben. |
Anzeige
|
