Kein clk im Xilinx

Hallo zusammen!

Ich versuche mich mit  Xilinx ISE 7.1 an der FPGA-Programmierung.
Wie überzeuge ich Xilinx PACE (Pinout and Area Constraints Editor)
davon, dass mein Input clk_p der Eingang für den GCK-Pin ist? Ich darf
clk_p nahezu überall hinlegen, aber nicht auf GCK0 meines Chips, warum?
Ich hab mal ein ganz einfache Beispiel angehängt. Sieht jemand meinen
Fehler? clk_p soll den Takt intern für FFs usw. bilden.

Danke
Stephan