Hallo zusammen! Ich versuche mich mit Xilinx ISE 7.1 an der FPGA-Programmierung. Wie überzeuge ich Xilinx PACE (Pinout and Area Constraints Editor) davon, dass mein Input clk_p der Eingang für den GCK-Pin ist? Ich darf clk_p nahezu überall hinlegen, aber nicht auf GCK0 meines Chips, warum? Ich hab mal ein ganz einfache Beispiel angehängt. Sieht jemand meinen Fehler? clk_p soll den Takt intern für FFs usw. bilden. Danke Stephan
Jetzt hab ichs doch vergessen: Gerät ist ein Xilinx XC2s100e ft256 -7 (Spartan IIe). Entschuldigung. Stephan Wittig
Moin... Du willst das Signal an einen IBUFG führen, kann es sein das man im S2 da nur die globalen ranhängen kann? Sollte dann aber erst beim Routing auffallen? Gehen die anderen GCLK Eingänge`? -- Sven Johannes
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