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Forum: FPGA, VHDL & Co. GCLK, GCLR, OE, ..


Autor: Keks (Gast)
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Hallo zusammen

Bin gerade dabei mir ein Testboard für einen Mega128 zu zeichnen, und
um den Datenbus besser verwenden zu können möchte ich das AdressLatch
in einem PLD realisieren, und später mehr (programmierbare ChipSelects,
...).
Jetzt ist mir aufgefallen, daß das PLD (Altera EPM7128S-P100) Eingänge
besitzt, womit ich nicht richtig viel Anfangen kann. Das GCLK1 und
GCLK2 die globalen Clock Eingänge sind ist mir klar. Hier werde ich
einen Takt anschliesen. Jedoch mit den OE1, OE2 und GCLR weiß ich nicht
so recht wass ich machen soll. Kann mir jemand erklären für was diess
benützt werden können/sollen?

Vielen dank im voraus.
MfG Stefan

Autor: Hagen (Gast)
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zb. GCLR an ~RESET, OE1 an ~WR, OE2 an ~RD, XTAL1 an GCLK1 wenn du den
Takt vom AVR Quarz nutzen möchtest, und an GCLK2 kannste ALE
anschließen.

Ein EPM7128 ist schon ziemlich groß um nur einen Addresslatch, einen
Memory Bank Controller und ChipSelects reinzupressen. Im Athernet
Projekt hat dafür ein Xilinx XC9536 ausgereicht.

Gruß Hagen

Autor: Keks (Gast)
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Hallo zusammen

@Hagen
Danke für die Antwort erstmal.
Eigentlich wollte ich wissen, ob hinter diesen Pins irgendwelche
speziellen Funktionen liegen, welche man mit "normalen" IOs nicht
realisieren kann.
Also z.B. was hat es für einen Vorteil ~WR und ~RD an OE1 und OE2
anzuschließen und nicht ganz "normale" Pins zu verwenden? Habe im
Datenblatt leider nichts gefunden.
Den EPM7128 verwende ich auch nur, da ich hier noch ein paar gebrauchte
rumliegen habe.
Zu dem Takt hätte ich auch noch eine Frage, ist es sinnvoll den
gleichen Takt wie für den AVR zu verwenden, und wenn ja einen extra
Quarz bzw. Oszillator, oder hab ich dann nur noch mehr Probleme (beides
nicht mehr synchron? Oder macht es mehr Sinn das PLD schneller zu
takten?

Mal wieder Fragen über Fragen.
MfG Stefan

Autor: Mockup (Gast)
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Diese pins oder leitungen sind überall im fpga zur verfügung, also an
jeden flipflop etc.
würdest du zb den tackt auf einen normalen pin ledgen, könnte es zu
signalverzögerungen kommen und dein programm läuft nicht mehr syncron
und es könnte zu undefinierbaren fehlern kommen.
mfg

Autor: Hagen (Gast)
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>>Eigentlich wollte ich wissen, ob hinter diesen Pins irgendwelche
>>speziellen Funktionen liegen, welche man mit "normalen" IOs nicht
>>realisieren kann.

GCLKs wie der Name sagt sind Globale Clocks. Vom Pin in den CPLD sind
diese Signale als "eigene Leitung" vorhanden. Deshalb sind sie sehr
schnell und erzeugen keine Verzögerungen durch Logik.

GLCKs gehen dabei an Taktbare Elemente im CPLD als Clock Eingang.
OEs gehen an die Output Enable Leitungen der CPLD Logik.
GCLR, global Clear, gehen zb. an die Resets der FFs.

Es macht also Sinn an all diese Signal ~WR, ~RD, ALE und XTAL1
anzuschließen da diese Signale meisten später auf ihre Taktflanken als
Clocks ausgewertet werden. ALE zb. in der fallenden Flanke um den
internen 8Bit Adresslatch zu setzen.


Gruß Hagen

Autor: Keks (Gast)
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Hallo zusammen

Also ich glaube nun hab ich es verstanden. Und werde es wie Hagen
geschrieben hat verdrahten.

Vielen Dank für eure Hilfe.
MfG Stefan

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