Hallo zusammen, ich hätte mal eine Frage respektive Statemachines Ich habe ein Modul programmiert, dass zwei Statemachines in der Architektur enthält. Die eine SM liest zwei Frames bei mit entsprechenden Startsignalen ein und verkettet diese beiden Signale. Die zweite SM liest die in der SM2 verketteten und gespeicherten Signale mit einem anderen Startsignal aus. In der Simulation klappt es soweit, nur im Synthesebericht wird nur die erste Statemachine mit Ihren States nach der HDL Synthese angezeigt, die zweite nicht. Kann es sein, dasss innerhalb der Synthese die zweite SM als Ausgangs-SM der ersten SM angesehen wird?!? Dürfte doch eigentlich nicht sein, da die Zustände der SMs verschieden sind.... Gruß Tom
Hmmm, oder ist es so, dass beide Teilautomaten als Gesamt-SM interpretiert wird.... ...das würde Sinn ergeben... Oh Herr, vielen Dank für diesen kleinen Lichtblick.... ;-)))
@ Cpt: Was mich irgendwie irritiert, dass die Zustände der beiden SM verschieden sind. D.h. nur der Ausgang der ersten SM relevant als Eingang für die 2.SM ist. Beide SM arbeiten mit unterschiedlichen Zuständen bzw. Zustandübergängen.... Nunja, Lichtblicke soll es aber trotzdem geben.... Ergo kann man meinen Lichtblick als "true" bewerten, oder?!? ;-) Gruß Tom
Ohne deinen Quellcode zu sehen kann ich da jetzt nichts 100%iges zu sagen ... hast du dir die RTL Implementierung oder Technologische Implementierung angeschaut (angenommen du benutzt Xilinx)? Aber wenn die zweite von der ersten abhängt kann es gut sein, daß da Vereinfachungen und Reduzierungen doppelter Logik vorgenommen worden sind und jetzt nur noch eine FSM exisitiert. Wenn es so auch in Hardware läuft ist doch alles in Ordnung :-) Grüße Cpt
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