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Forum: FPGA, VHDL & Co. CPLD invertiert Signale, obwohl es das nicht soll


Autor: Poldi Poldi (poldi)
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Moin zusammen,

ich hab hier ein ziemlich dämliches Problem...
ich programmiere ein Xilinx CPLD XC9536XL VQG44, dabei ist mir
aufgefallen, wenn ich ein Signal einfach nur durchroute, kommt es
invertiert am Ausgang wieder an... gleiches gilt für Signale von
Flipflops.
Hier ein Code-Bsp.:
-- Beispiel Start
  process(RESET_NI)
  begin
    if rising_edge(RESET_NI) then
      flanke_gestiegen <= not flanke_gestiegen;
    end if;
  end process;
  out(0)<=RESET_NI;
        out(1)<=flanke_gestiegen;
        out(2)<='1';
-- Beispiel Stop

RESET_NI ist ein Eingangssignal.

out(0) ist immer der invertierte Wert von RESET_NI
out(1) ist immer der invertierte Wert von flanke_gestiegen
out(2) ist ist immer 1

Kann mir jemand sagen, woran das liegt? Sieht nach falschen
Einstellungen aus, habe aber nichts gefunden, was daran etwas ändern
könnte.
Das Signal flanke_gestiegen hat sich übrigens immer mit einer
steigenden Flanke von RESET_NI geändert, das Problem scheint also an
den Ausgängen zu liegen

Grüße,

Poldi

Autor: Xenu (Gast)
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Welche Webpack-Version benutzt Du?
Vielleicht 7.1 ohne Servicepack?

Die 7.1er ohne SP macht Müll bei CPLD-Designs.

Autor: Poldi Poldi (poldi)
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Danke Xenu!

Mit so einer einfachen Möglichkeit hatte ich allerdings nicht gerechnet
- ja, ich benutze 7.1 ohne Servicepack oO

Autor: FPGAküchle (Gast)
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Was ist Flanke_gestiegen (Deklaration)? Wird es initialisiert?
Kann reset_ni prellen?

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