cpld's stromaufnahme

CPLDs sind im allgemeinen Stromfresser, mehrere 100 mA. Schau mal die
Cool-Runner-Serie von Xilinx an, die sollen laut Werbefoto schon mit
zwei Orangen als Stromquelle laufen. Deren Strombedarf steigt erst mit
der Taktfrequenz, wie bei den CMOS-Bausteinen, der Ruhestrom ohne Takt
scheint gering zu sein.

"Das Filter kann ich ja auch mit einem CPLD realisieren."

das wird nichts werden, Du brauchst ein FPGA, ausser Du
machst die Multiplikation seriell und hast externen Speicher
für Koeffizienten und Samples

Hallo,

@FPGA-User ich muß gestehen, dass ich nicht unbedingt viel Ahnung von
FPGA's und CPLD's habe somit muß ich nochmal nachhaken.

Habe mir gedacht, ich erstelle im CPLD statische register die mittels
high oder low Zustand mir quasi meine Koeffizienten
(Bit für Bit) darstellen. Mir ist soweit klar, dass ich in einem PLD
logische "AND" "OR"....... Verknüpfungen realisieren kann. Mit
entsprechender eingangsinvertierung müsste ich doch somit eine
Registerbank welche meine statischen Koeffizienten darstellen
realisieren können.

Desweiteren benötige ich nur noch Addierer sowie Multiplizierer
(Rechenwerke) die ich mir ebenfalls im PLD durch entsprechende
Gatterverschaltung erzeugen kann. Einen externen ADC und es sollte
funktionieren ...... im groben.


Soweit mein Gedankengang.  Bin weiterhin für jegliche Bedenken offen.

Habe in Elektor einen Artikel über die Cool-Runner-Serie von Xilinx
entdeckt und muß mich im allgemeinen noch über die Stromaufnahme dieser
Bausteine kundig machen.

Letzten endes ist das nämlich alles Asche wenn ich mir das Filter mit
einem CPLD oder einem FPGA realisiere und im Endeffekt liege ich über
3mA.