Probleme mit Simulation

Einbinden musst du wohl unsim und simprim, eventuell sind diese noch
nicht compiliert, dann sollte man das tool compxlib anwerfen.

Wieso denn so umstänlich.

Kannst Du es etwas genauer beschreiben.

1. Muss ich die simprim und unsim Bibliothek in der Testbench
einbinden?
2. Wieso brauche ich das Tool "compxlib" ?

Grüsse

Michael

Hallo,

Du musst die Instanzen (RAM, DLL, DCK,usw.) in einer Testbench
einbinden, so wie Du es mit der Instanz selber in Deinem VHDL Modul
getan hast.

Bei Xilinx-FPGAs musst Du zB für die Instanzen (Primitive) die
entsprechenden Bibliotheken UNISIM im VHDL Quellcode, und SIMPRIM in
der Testbench einbinden.

Gruß
Tom

Kannst DU mal ein Beispiel Posten?

Falls Du Xilinx ISE(WebPack) mit Modelsim nutzt, dann schreibe mal in
Deiner Testbench nach den IEEE Biblios:

libary SIMPRIM;
use SIMPRIM.Vcomponents.all;

und in Deinem VHDL Modul:

libary UNISIM;
use UNI.Vcomponents.all;

Gruß
Tom

2. Wieso brauche ich das Tool "compxlib" ?

"compile xilinx libraries" compiliert alle Xilinx Bibliotheken für
Deinen wunschsimulator. Unter anderem ist die richtige reihenfolge beim
compilieren wichtig. Willst du die Bibliotheken per Hand (z.B. Modelsim
-> compile ->"Files auswählen") übersetzten, wirst du mit dutzenden
fehlermeldungen erschlagen.

compxlib übersetzt mit dem simulator für dich die bibliotheken.
uncompiliert nutzen sie dir nichts.

Ich habe mal einen ganz einfachen Schaltplan entworfen und davon einen
Screenshot gemacht. Zudem habe ich die Testbench mit online gestellt.

Wenn ich die Module aus der Bibliothek einfüge, dann habe ich doch
schon eine Instanz erzeugt oder liege ich da falsch? Wie soll ich da
denn die UNISIM einbinden und warum überhaupt.

Hier noch die Testbench