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Forum: FPGA, VHDL & Co. Probleme mit Simulation


Autor: Michael (Gast)
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Hi @ all

Ich eine ein Projekt erstellt, das als oberste Ebene ein Sheet hat. Das
Sheet enthält die einzelnen Module, die untereinander verbunden sind.
Unter anderem sind auch BlockRams aus der Bibliothek enthalten.

Anschließend habe ich eine Testbench erstellt, um die
Verhaltenssimulation durchführen zu können. Nachdem ich diese fertig
hatte wollte ich die Simulation starten. Das programm compiliert das
Projekt und zeigt mir dann folgende Fehlermeldung an:

"[Warning]  S_RAM.SchDoc(106)  VHDL Simulator  ($C0007) : Unbound
instance U1 of component RAMB16_S4_S4"

"VHDL Simulator  ($L0188) : The architecture stimulus has unbound
generics or instantiations."

Es fehlen mir also die Simulationsdatei für die BlockRam-Module, die
ich aus der Bibliothek eingefügt habe. Ich habe es ausprobiert, es ist
egal, ob ich einen BlockRAM oder ein anderes Bauteil wie FLIPFLOP
benutze. Immer wieder wird diese Fehlermeldung angezeigt.

1. Habe ich vergessen eine Simulationsbibliothekt einzubinden?
2. Wie kann ich den Fehler vermeiden?

Grüsse

Michael

Autor: FPGAküchle (Gast)
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Einbinden musst du wohl unsim und simprim, eventuell sind diese noch
nicht compiliert, dann sollte man das tool compxlib anwerfen.

Autor: Michael (Gast)
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Wieso denn so umstänlich.

Kannst Du es etwas genauer beschreiben.

1. Muss ich die simprim und unsim Bibliothek in der Testbench
einbinden?
2. Wieso brauche ich das Tool "compxlib" ?

Grüsse

Michael

Autor: Tom (Gast)
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Hallo,

Du musst die Instanzen (RAM, DLL, DCK,usw.) in einer Testbench
einbinden, so wie Du es mit der Instanz selber in Deinem VHDL Modul
getan hast.

Bei Xilinx-FPGAs musst Du zB für die Instanzen (Primitive) die
entsprechenden Bibliotheken UNISIM im VHDL Quellcode, und SIMPRIM in
der Testbench einbinden.

Gruß
Tom

Autor: Michael (Gast)
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Kannst DU mal ein Beispiel Posten?

Autor: Tom (Gast)
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Falls Du Xilinx ISE(WebPack) mit Modelsim nutzt, dann schreibe mal in
Deiner Testbench nach den IEEE Biblios:

libary SIMPRIM;
use SIMPRIM.Vcomponents.all;

und in Deinem VHDL Modul:

libary UNISIM;
use UNI.Vcomponents.all;

Gruß
Tom

Autor: FPGAküchle (Gast)
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2. Wieso brauche ich das Tool "compxlib" ?

"compile xilinx libraries" compiliert alle Xilinx Bibliotheken für
Deinen wunschsimulator. Unter anderem ist die richtige reihenfolge beim
compilieren wichtig. Willst du die Bibliotheken per Hand (z.B. Modelsim
-> compile ->"Files auswählen") übersetzten, wirst du mit dutzenden
fehlermeldungen erschlagen.

compxlib übersetzt mit dem simulator für dich die bibliotheken.
uncompiliert nutzen sie dir nichts.

Autor: Michael (Gast)
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Ich habe mal einen ganz einfachen Schaltplan entworfen und davon einen
Screenshot gemacht. Zudem habe ich die Testbench mit online gestellt.

Wenn ich die Module aus der Bibliothek einfüge, dann habe ich doch
schon eine Instanz erzeugt oder liege ich da falsch? Wie soll ich da
denn die UNISIM einbinden und warum überhaupt.

Autor: Michael (Gast)
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Hier noch die Testbench

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