Starterkit Prog Problem

Michael Gast #298476
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Hallo,

ich habe ein Problem beim Flashen meines Spartan3 Startkits. Ich habe
das Quickstart Tutorial durchgearbeitet. Und diese Counterbeispiel
erstellt. Hat alles ganz gut funktioniert.
Leider klappt jetzt das Flashen des Files Counter.bit nicht. Ich
bekomme immer den Fehler:

Bitstream:2 - The input file
"C:\Xilinx_Projekte\Starterkit\tutorial\counter.msk" does not
exist.  Please check that the specified location is correct and that
the bitstream was succesfully created.

Als Anfänger habe ich jetzt keinen Anhaltspunkt wo ich suchen muss.
Ihr habt da bestimmt eine Idee.

Eine Sache noch. Im Kapitel Verification des Tutorials konnte ich nicht
das Tool:

View/Edit Routed Design (FPGA Editor)

finden.

Schon mal vielen Dank,
Michael
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Günter -. #298479
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So die Datei:

   counter.msk

ist nicht in dem Pfad:

   C:\Xilinx_Projekte\Starterkit\tutorial

??

Du musst vielleicht noch ein wenig mehr Information geben.

Nimmst du WebPack 8.1?

Wo kann ich das Quickstart Tutorial als Referenz finden?

Was ist die Letzte Aktion die du vor dem Programmieren im WebPack
durchgeführt hast?

Gruß, Günter
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Brutus Gast #298481
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Aber warum muss dies Verify-Häkchen weggemacht werden? Das müsste doch
auch so funktionieren oder? Ich meine bei mir gehts auch nur ohne
Häkchen, aber das ist doch eigendlich nicht sinn der sache oder? Wenn
ich das richtig verstehe Prüft verify nach der Übertragung ob die Daen
fehlerfrei angekommen sind.
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FPGAküchle Gast #298482
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verify braucht die msk datei um das richtige zu vergleichen. Die
bitdatei ist aus unbekannten Gründen nicht ausreichend. Also zum
Programmieren braucht man die bit (oder wie auch immer das
CPLD/PROM/FPGA Image Format heisst) und nach dem Rücklesen im Verify
die msk Date zum Vergleich. Die *.msk muss extra erzeugt werden
oder an die richtige Stelle gelegt werden. Deshalb tuts Verify nicht.

Hm, braucht man verify? wenn ich mich recht entsinne ist beim Download
eh eine checksumme drin. Wenn dir nicht stimmt startet der Chip nicht
(zumindest Xilinx FPGA, CPLD ist fragezeichen).
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FPGAküchle Gast #298484
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Hab ich mal auf "msk" im development system reference guide suchen
lassen und bin beim Bitgen fündig feworden... Siehe Dort für command
line optionen.


Im Projektmanager ISE6.3  ist
-beim Punkt Generate Programming file
-properties anzuwählen
-dort rechts oben "Readback Options" auswählen
-hier Readback anschalten (oberen beide Zeilen) dann kann man ein
Haken bei "´Create mask file" machen.


Ist schon gut versteckt, man muss wissen das das Zurücklesen bei Xilinx
"ReadBack" heisst und bitgen was damit zu tun hat. Da hat
Xilinx nixht gut nachgedacht. Vielleicht wollen die kein Verify, gilt
bei denen als unsicher (FPGA-Code klaubar) oder ist jetzt bei der 8.1.
besser.
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Brutus Gast #298485
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Also im 8.1 habe ich viele probleme mit Impact gehabt. Alte Files
konnten nicht übertragen werden etc. Ich werrde also erstmal bei 7.1
bleiben. Das läuft sehr gut. Aber danke für die erläuterung des Verify.
Wobei ich schon komisch finde das Xilinx Verify als Default vorgibt, die
entsprechende Datei aber auf einem solch komplizierten weg zu erzeugen
und entdecken ist. Oder findet ihr nicht?
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