ModelSim Problem 'X' anstatt '1' in std_logic_vector signal

Christian G Gast #4876094
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Hallo,
ich bin da auf ein Problem mit dem ModelSim Simulator gestoßen und zwar 
sieht er in einem Signal (std_logic_vector) anstelle von den '1'sen 
immer ein 'X'.
Das hat zur Folge das in dem Prozess der mit diesem Signal arbeitet ein 
case nicht mehr funktioniert da er da anstelle von z.B. "00010000" ein 
"000X0000" sieht.
Ich habe meine Dateien mal angehängt, es geht um das Signal 
"instruction" in "gcpu_soc.vhd".
Das ROM aus dem die Daten kommen wird mit dem Inhalt von "ROM.BIT" 
(evtl. in der Version noch "ROM.HEX") initialisiert. Das Funktioniert 
auch in der Simulation, ich sehe das im ROM die std_logic_vector richtig 
sind '1'sen und '0'en aber "instruction" bekommt nur 'X'e und '0'en.
Woran könnte das wohl liegen?
Angehängte Dateien:
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Lothar M. Moderator (Firma: Titel) Persönliche Seite #4876124
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1
  rom_inst : rom port map(

2
    clk => clk100,

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    addr => pc,

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    data => instruction     --- hier wird auf instruction geschrieben

5
  );

6
  

7
  process

8
  begin

9
    wait until rising_edge(clk100);

10
    if (reset = '1') then

11
      pc <= (others => '0');

12
      instruction <= (others => '0'); --- und hier auch --> Kollision

13
    else

14
      ...


BTW:
Das hier geht kürzer:
1
      if (to_integer(unsigned(pc)) < 1) then

2
        pc <= std_logic_vector(to_unsigned(to_integer(unsigned(pc)) + 1, 11));

Denn auch mit unsigned Vektoren kann man rechnen. Und man kann sie mit 
positiven integer Zahlen vergleichen:
1
      if (unsigned(pc) < 1) then

2
        pc <= std_logic_vector(unsigned(pc)+1);

Siehe dazu die Operatoren in der numeric_std:
https://www.csee.umbc.edu/portal/help/VHDL/packages/numeric_std.vhd
Und in logischer Konsequenz könnte man den pc gleich als unsigned Vektor 
definieren...
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Christian G Gast #4876426
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Vielen Dank daniel__m und Lothar Miller! Ich übe halt noch und das mit 
dem mehrfachem Zugriff auf instruction ist mir hier leider durchgegangen 
:(

Vielen Dank auch für den Tipp mit den unsigned Vektoren, hast völlig 
recht, warum nicht gleich nutzen anstatt der rum-caste / 
konvertiererei!!!
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